CN112687746B - 碳化硅平面mosfet器件及制备方法 - Google Patents
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Abstract
本发明属于功率半导体器件技术领域，具体涉及一种碳化硅平面MOSFET器件及其制备方法。本发明相对于传统的平面型碳化硅MOSFET，去掉了其N型碳化硅衬底，在器件源区一侧引入了第一N型碳化硅缓冲层，在器件漏区一侧引入了第二N型碳化硅缓冲层，并且在器件漏区一侧引入了P型多晶硅/N型碳化硅异质结以及不相连的P型区域。所述器件结构可以使平面型碳化硅MOSFET在获得大的正反向对称耐压的同时，具有较小的正向导通压降。此外，为了进一步提升器件耐压以及导通特性，给出了几种相应的衍生结构。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种碳化硅平面MOSFET器件及其制备方法。
背景技术
逆变器是将直流电转换为交流电的器件，其应用场景比较广泛，比如光伏逆变器、不间断电源、轨道交通和无轨电车、变频器等。多电平逆变器具有低损耗、低噪声以及输出波形接近正弦波等优良特性，因此其应用场景更加广阔。矩阵逆变器是一种新型的电力转换器，它可以直接实现交流-交流的转换。与传统的交流-直流-交流变频方式相比，矩阵逆变器不需要直流电容进行中间储能，提高了整个系统的可靠性，并且降低了成本。
具有正反向导通能力和阻断能力的双向开关是多电平逆变器和矩阵逆变器的核心器件。逆阻型绝缘栅双极型晶体管(RB-IGBT)是一种具有双向阻断能力的新型IGBT，将两个RB-IGBT反向并联便可以构成一个双向开关。传统的双向开关通常由两个普通IGBT和两个快恢复二极管构成，与之相比，由RB-IGBT构成的双向开关元件数目更少，导通损耗更低。常规的RB-IGBT通常采用非穿通型(NPT)结构，这种结构的IGBT漂移区较长，因此电流拖尾严重，关断损耗较大。如何降低双向开关的功率损耗是目前的研究热点之一。
碳化硅作为第三代半导体材料的典型代表之一，具有禁带宽度大、电子饱和漂移速度高、热导率高等优良特性。与相同耐压等级的IGBT相比，碳化硅MOSFET拥有更低的导通压降和关断损耗。因此，如果碳化硅MOSFET能够实现双向阻断，其性能相比RB-IGBT会优越很多。图1是传统的平面型碳化硅MOSFET，该结构具备较大的正向阻断能力和较低的导通压降。然而，该结构并不具备反向阻断能力。
发明内容
本发明的目的是为了解决如何让平面型碳化硅MOSFET具备大的正反向对称耐压，以及如何降低其导通压降的问题。传统的平面型碳化硅MOSFET如图1所示，并不具备反向阻断能力。本发明提出了三种技术方案。技术方案1如图2所示，本技术方案中去掉了传统的平面型碳化硅MOSFET结构中的碳化硅衬底，在源区一侧引入了第一N型碳化硅缓冲层，在漏区一侧引入了第二N型碳化硅缓冲层，并且在第二N型碳化硅缓冲层中引入了不相邻分布的P型区域，同时引入了P型多晶硅区域从而形成P型多晶硅/N型碳化硅异质结，其中P型区域和P型多晶硅区域都与漏极金属直接相接。该器件结构使平面型碳化硅MOSFET获得了大的正反向对称耐压，同时获得了较低的正向导通压降。技术方案2如图3所示，技术方案2中也去掉了传统的平面型碳化硅MOSFET结构中的碳化硅衬底，在源区一侧引入了第一N型碳化硅缓冲层，在漏区一侧引入了第二N型碳化硅缓冲层，与技术方案1不同的地方是其器件背部结构，在本技术方案中，P型区域并不直接与漏极金属相接，而是浮空在第二N型碳化硅缓冲层中，同时，相比于技术方案1，P型多晶硅区域的位置也发生了一定的变化，即P型多晶硅区域的位置与P型区域相对应，但宽度略小于P型区域，这使得器件在反向阻断时的漏电流进一步减小，同时具备较低的正向导通压降。技术方案3如图4所示，技术方案3中也去掉了传统的平面型碳化硅MOSFET结构中的碳化硅衬底，在源区一侧引入了第一N型碳化硅缓冲层，在漏区一侧引入了第二N型碳化硅缓冲层，与前两种技术方案有所不同的是，本技术方案中P型多晶硅区域在第二N型碳化硅缓冲层中经过刻蚀形成刻蚀槽之后通过淀积工艺形成的。本发明还提供了三种技术方案中器件的制备方法，制作工艺简单可控，与现有工艺兼容性强。
一方案一
1、一种碳化硅平面MOSFET器件，其元胞结构包括：
其半元胞结构包括从下至上依次层叠设置的背部漏极金属1、第二N型碳化硅缓冲层21、N型碳化硅外延层3，
N型碳化硅外延层3的上方为第一N型碳化硅缓冲层11，第一N型碳化硅缓冲层11包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层11左上方为第一P型基区4，第一P型基区4内部为第一P型源区5和第一N型源区7，第一P型源区5和第一N型源区7左右相接，第一源极金属6分别与第一P型源区5和部分第一N型源区7上下相接；第一N型碳化硅缓冲层11右上方为第二P型基区41，第二P型基区41内部为第二P型源区51和第二N型源区71，第二P型源区51和第二N型源区71左右相接，第二源极金属61分别与第二P型源区51和部分第二N型源区71上下相接；
栅极9和第一N型源区7之间、栅极9和第二N型源区71之间、栅极9和第一P型基区4之间、栅极9和第二P型基区41之间、栅极9和第一N型碳化硅缓冲层11之间都设有栅介质层10；
第二N型碳化硅缓冲层21中具有不相连的P型区域12；P型区域12的下方与背部漏极金属1之间形成欧姆接触；相邻P型区域12之间设置P型多晶硅区域13，P型多晶硅区域13上表面与第二N型碳化硅缓冲层21相接，下表面与背部漏极金属1相接。
作为优选方式，所述N型碳化硅外延层3被P柱区域31和N柱区域32替代。
作为优选方式，所述第一N型碳化硅缓冲层11的正下方、左下方、右下方以及内部引入了P型埋层15。
作为优选方式，所有碳化硅材料替换为材料A，A选自氮化镓，氧化镓、氮化硼、硅材料其中一种，并且多晶硅材料替换为材料B，并且B材料的禁带宽度小于A材料的禁带宽度。
本发明还提供一种所述的一种碳化硅平面MOSFET器件的制备方法，包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底2表面制得第二N型碳化硅缓冲层21；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层21表面制得N型碳化硅外延层3；
步骤3：采用外延工艺，在N型碳化硅外延层3表面制得第一N型碳化硅缓冲层11；
步骤4：采用光刻和离子注入工艺，在第一N型碳化硅缓冲层11的一端注入P型半导体杂质形成第一P型基区4，在第一N型碳化硅缓冲层的另一端注入P型半导体杂质形成第二P型基区41；
步骤5：采用光刻和离子注入工艺，在第一P型基区4中注入P型半导体杂质形成第一P型源区5，注入N型半导体杂质形成第一N型源区7。在第二P型基区41中注入P型半导体杂质形成第二P型源区51，注入N型半导体杂质形成第二N型源区71。
步骤6：采用热氧化工艺，在第一P型基区4、第二P型基区41及第一N型碳化硅缓冲层11表面制得栅介质层10；
步骤7：采用淀积及刻蚀工艺，在栅介质层10表面制得栅极9；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底2；
步骤9：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层21中制得不相连的P型区域12；
步骤10：采用淀积及刻蚀工艺，在第二N型碳化硅缓冲层21背面制得P型多晶硅区域13；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属6及第二源极金属61；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背部漏极金属1。
二方案二
一种碳化硅平面MOSFET器件，其元胞结构如图3所示，包括：其元胞结构包括：
其半元胞结构包括从下至上依次层叠设置的背部漏极金属1、第二N型碳化硅缓冲层21、N型碳化硅外延层3，
N型碳化硅外延层3的上方为第一N型碳化硅缓冲层11，第一N型碳化硅缓冲层11包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层11左上方为第一P型基区4，第一P型基区4内部为第一P型源区5和第一N型源区7，第一P型源区5和第一N型源区7左右相接，第一源极金属6分别与第一P型源区5和部分第一N型源区7上下相接；第一N型碳化硅缓冲层11右上方为第二P型基区41，第二P型基区41内部为第二P型源区51和第二N型源区71，第二P型源区51和第二N型源区71左右相接，第二源极金属61分别与第二P型源区51和部分第二N型源区71上下相接；
栅极9和第一N型源区7之间、栅极9和第二N型源区71之间、栅极9和第一P型基区4之间、栅极9和第二P型基区41之间、栅极9和第一N型碳化硅缓冲层11之间都设有栅介质层10；
第二N型碳化硅缓冲层21中具有不相连的P型区域12；P型区域12的下方与背部漏极金属1之间没有形成接触，在第二N型碳化硅缓冲层21中完全浮空；P型多晶硅区域13位于P型区域12的下方，且宽度比P型区域12小。
作为优选方式，所述N型碳化硅外延层3被P柱区域31和N柱区域32替代。
作为优选方式，所述第一N型碳化硅缓冲层11的正下方、左下方、右下方以及内部引入了P型埋层15。
作为优选方式，所有碳化硅材料替换为材料A，A选自氮化镓，氧化镓、氮化硼、硅材料其中一种，并且多晶硅材料替换为材料B，并且B材料的禁带宽度小于A材料的禁带宽度。
本发明还提供一种碳化硅平面MOSFET器件的制备方法，包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底2表面制得第二N型碳化硅缓冲层21；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层21表面制得N型碳化硅外延层3；
步骤3：采用外延工艺，在N型碳化硅外延层3表面制得第一N型碳化硅缓冲层11；
步骤4：采用光刻和离子注入工艺，在N型电场介质层11的一端注入P型半导体杂质形成第一P型基区4，在第一N型碳化硅缓冲层的另一端注入P型半导体杂质形成第二P型基区41；
步骤5：采用光刻和离子注入工艺，在第一P型基区4中注入P型半导体杂质形成第一P型源区5，注入N型半导体杂质形成第一N型源区7。在第二P型基区41中注入P型半导体杂质形成第二P型源区51，注入N型半导体杂质形成第二N型源区71。
步骤6：采用热氧化工艺，在第一P型基区4、第二P型基区41及第一N型碳化硅缓冲层11表面制得栅介质层10；
步骤7：采用淀积及刻蚀工艺，在栅介质层10表面制得栅极9；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底2；
步骤9：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层21中制得浮空的不相连的P型区域12；
步骤10：采用淀积及刻蚀工艺，在第二N型碳化硅缓冲层21背面制得P型多晶硅区域13；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属6及第二源极金属61；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背面背部漏极金属1。
三、方案三
一种碳化硅平面MOSFET器件，如图4所示，
其半元胞结构包括从下至上依次层叠设置的背部漏极金属1、第二N型碳化硅缓冲层21、N型碳化硅外延层3，
N型碳化硅外延层3的上方为第一N型碳化硅缓冲层11，第一N型碳化硅缓冲层11包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层11左上方为第一P型基区4，第一P型基区4内部为第一P型源区5和第一N型源区7，第一P型源区5和第一N型源区7左右相接，第一源极金属6分别与第一P型源区5和部分第一N型源区7上下相接；第一N型碳化硅缓冲层11右上方为第二P型基区41，第二P型基区41内部为第二P型源区51和第二N型源区71，第二P型源区51和第二N型源区71左右相接，第二源极金属61分别与第二P型源区51和部分第二N型源区71上下相接；
栅极9和第一N型源区7之间、栅极9和第二N型源区71之间、栅极9和第一P型基区4之间、栅极9和第二P型基区41之间、栅极9和第一N型碳化硅缓冲层11之间都设有栅介质层10；
P型多晶硅区域13在第二N型碳化硅缓冲层21中不相连；P型区域12也在第二N型碳化硅缓冲层21中不相连；P型多晶硅区域13上表面与P型区域12相接触、下表面与背部漏极金属1相接触。
作为优选方式，所述N型碳化硅外延层3被P柱区域31和N柱区域32替代。
作为优选方式，所述第一N型碳化硅缓冲层11的正下方、左下方、右下方以及内部引入了P型埋层15。
作为优选方式，所有碳化硅材料替换为材料A，A选自氮化镓，氧化镓、氮化硼、硅材料其中一种，并且多晶硅材料替换为材料B，并且B材料的禁带宽度小于A材料的禁带宽度。
本发明还提供一种碳化硅平面MOSFET器件的制备方法，包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底2表面制得第二N型碳化硅缓冲层21；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层21表面制得N型碳化硅外延层3；
步骤3：采用外延工艺，在N型碳化硅外延层3表面制得第一N型碳化硅缓冲层11；
步骤4：采用光刻和离子注入工艺，在N型电场介质层11的一端注入P型半导体杂质形成第一P型基区4，在第一N型碳化硅缓冲层的另一端注入P型半导体杂质形成第二P型基区41；
步骤5：采用光刻和离子注入工艺，在第一P型基区4中注入P型半导体杂质形成第一P型源区5，注入N型半导体杂质形成第一N型源区7。在第二P型基区41中注入P型半导体杂质形成第二P型源区51，注入N型半导体杂质形成第二N型源区71。
步骤6：采用热氧化工艺，在第一P型基区4、第二P型基区41及第一N型碳化硅缓冲层11表面制得栅介质层10；
步骤7：采用淀积及刻蚀工艺，在栅介质层10表面制得栅极9；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底2；
步骤8：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层21中制得不相连的P型区域12；
步骤9：采用刻蚀工艺，制得相间分布的刻蚀槽；
步骤10：采用淀积工艺，在刻蚀槽内填充形成P型多晶硅区域13；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属6及第二源极金属61；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背部漏极金属1。
进一步的，为了简化描述，上述三种技术方案的器件结构和制备方法是以N沟道MOSFET为例来说明，但本发明同样适用于P沟道MOSFET器件的制备。
本发明的工作原理：
传统的平面型碳化硅MOSFET如图1所示。在正向工作时，在漏极施加正电压，源极施加负电压，通过在栅极施加适当的正向偏压使器件开启，需要关断时则撤去栅极的正向偏压，由P型基区和N型漂移区形成的反向PN结来承受耐压，耗尽区向衬底方向扩展，由于N型衬底具有很高的掺杂浓度，因此阻止了耗尽区的进一步扩展，防止了器件的穿通，保证了正向耐压。然而在反向关断时，传统的平面型碳化硅MOSFET无法形成耐压区，因此不具备反向耐压能力。
本发明有三种技术方案，三种技术方案的基本原理是类似的，因此这里只阐述技术方案1的工作原理。方案一中去掉了传统的平面型碳化硅MOSFET结构中的碳化硅衬底，在源区一侧引入了第一N型碳化硅缓冲层，在漏区一侧引入了第二N型碳化硅缓冲层，并且在第二N型碳化硅缓冲层中引入了不相邻分布的P型区域，同时在第二N型碳化硅缓冲层背部引入了P型多晶硅区域从而形成P型多晶硅/N型碳化硅异质结。需要注意的是，在本发明中，引入的第一N型碳化硅缓冲层和第二N型碳化硅缓冲层浓度高于漂移区浓度，但同时又低于传统平面型碳化硅MOSFET的衬底浓度，浓度范围为1015cm-3至1016cm-3量级，从而保证器件能够获得较大的对称耐压。
当该MOSFET器件结构正常导通的时候，由于P型多晶硅/N型碳化硅异质结势垒低于PN结势垒，电流会率先通过P型多晶硅/N型碳化硅异质结势垒的导电沟道流动，器件为多子导电，由于P型多晶硅/N型碳化硅异质结势垒比欧姆接触的势垒低，因此相比传统的平面型碳化硅MOSFET，该器件结构可以得到更低的MOSFET漏接触电阻，同时，由于引入的第一N型碳化硅缓冲层和第二N型碳化硅缓冲层浓度高于漂移区浓度，因此器件的导通压降会进一步降低。当器件通过大的浪涌电流时，由于P型碳化硅/N型碳化硅PN结上方大的横向电流在N型碳化硅中产生的大的压降，背部P型碳化硅/N型碳化硅PN结导通，背部P型碳化硅向N型碳化硅中注入大量空穴，形成局部电导调制，降低了N型碳化硅中的导通电阻，显著降低了器件的损耗，提升了器件的通流能力，因而提升了器件的抗浪涌电流能力，使器件具有高的浪涌电流承受能力。
在正向耐压时,首先由P型基区和第一N型碳化硅缓冲层形成的PN结进行耐压，由于引入的第一N型碳化硅缓冲层浓度不是很高，因此耗尽区可以穿过第一N型碳化硅缓冲层，继续向漂移区下方扩展，当耗尽区到达第二N型碳化硅缓冲层时，由于第二N型碳化硅缓冲层浓度高于漂移区浓度，因此可以阻止耗尽区的扩展，从而保证了较大的正向耐压。在反向耐压时，相邻P型区域与漂移区之间处于反偏状态，随着反偏电压的增大，彼此耗尽区会发生交叠，将异质结界面包裹其中，使其免受高场影响，从而显著降低漏电流，而耗尽区则向源极一侧的漂移区进行扩展，当器件到达第一N型碳化硅缓冲层时，由于第一N型碳化硅缓冲层浓度高于漂移区浓度，因此耗尽区停止扩展，防止了器件的穿通，保证了器件具备较大的反向耐压。因此，该器件结构具备大的正反向对称耐压，同时具备较小的正向导通压降。
本发明的有益效果表现在：
双向开关是多电平逆变器和矩阵逆变器的核心器件。将两个RB-IGBT反向并联可以构成一个双向开关，常规的硅基RB-IGBT通常采用非穿通型(NPT)结构，这种结构的IGBT漂移区较长，因此电流拖尾严重，关断损耗较大。与相同耐压等级的硅基IGBT相比，碳化硅MOSFET拥有更低的导通压降和关断损耗。本发明为一种平面型碳化硅逆阻MOSFET器件，该器件结构具备较大的正反向对称耐压，同时具备较小的正向导通压降，相比于两个硅基RB-IGBT形成的双向开关，由两个逆阻型碳化硅MOSFET形成的双向开关拥有更低的导通压降和更高的开关速度，从而有效降低双向开关在多电平逆变器和矩阵逆变器应用中的功率损耗。
附图说明
图1是传统的平面型碳化硅MOSFET的元胞结构示意图；
图2是本发明技术方案1的元胞结构示意图；
图3是本发明技术方案2的元胞结构示意图；
图4是本发明技术方案3的元胞结构示意图；
图5是本发明技术方案1的第一种衍生结构元胞示意图；
图6是本发明技术方案1的第二种衍生结构元胞示意图；
图7是本发明技术方案2的第一种衍生结构元胞示意图；
图8是本发明技术方案2的第二种衍生结构元胞示意图；
图9是本发明技术方案3的第一种衍生结构元胞示意图；
图10是本发明技术方案3的第二种衍生结构元胞示意图；
图11是本发明技术方案1制备工艺中通过外延工艺在N型衬底2上外延形成第二N型碳化硅缓冲层21后的结构示意图；
图12是本发明技术方案1制备工艺中通过外延工艺在第二N型碳化硅缓冲层21上外延形成N型外延层3后的结构示意图；
图13是本发明技术方案1制备工艺中通过外延工艺在N型外延层3上外延形成第一N型碳化硅缓冲层11后的结构示意图；
图14是本发明技术方案1制备工艺中通过光刻和离子注入工艺，在第一N型碳化硅缓冲层11内形成P型基区4和P型基区41后的结构示意图；
图15是本发明技术方案1制备工艺中通过光刻和离子注入在P型基区4内形成P型源区5和N型源区7，P型基区41内形成P型源区51和N型源区71后的结构示意图；
图16是本发明技术方案1制备工艺中通过热氧化工艺形成栅介质层10后的结构示意图；
图17是本发明技术方案1制备工艺中通过淀积及刻蚀工艺，在栅介质层10表面制得栅极9后的结构示意图；
图18是本发明技术方案1制备工艺中翻转硅片后，通过研磨工艺去掉N型碳化硅衬底2后的结构示意图；
图19是本发明技术方案1制备工艺通过光刻和离子注入工艺，在第二N型碳化硅缓冲层21中制得P型区域12后的结构示意图；
图20是本发明技术方案1制备工艺中通过淀积及刻蚀工艺，在第二N型碳化硅缓冲层21背面制得P型多晶硅区域13后的结构示意图。
图21是本发明技术方案1制备工艺中通过淀积工艺制得源极金属6和源极金属61后的结构示意图；
图22是本发明技术方案1制备工艺中通过淀积及刻蚀工艺形成背面漏极金属1后的结构示意图。
图1至图10中，1为背部漏极金属，2为N型碳化硅衬底，21为第二N型碳化硅缓冲层，3为N型碳化硅外延层，31为P柱区域，32为N柱区域，4为第一P型基区，41为第二P型基区，42为第三P型基区，5为第一P型源区，51为第二P型源区，52为第三P型源区，6为第一源极金属，61为第二源极金属，7为第一N型源区，71为第二N型源区，72为第三N型源区，9为栅极，10为栅介质层，11为第一N型碳化硅缓冲层，12为P型区域，13为P型多晶硅区域，15为P型埋层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1：
一种碳化硅平面MOSFET器件，其元胞结构如图2所示，其半元胞结构包括从下至上依次层叠设置的背部漏极金属1、第二N型碳化硅缓冲层21、N型碳化硅外延层3，
N型碳化硅外延层3的上方为第一N型碳化硅缓冲层11，第一N型碳化硅缓冲层11包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层11左上方为第一P型基区4，第一P型基区4内部为第一P型源区5和第一N型源区7，第一P型源区5和第一N型源区7左右相接，第一源极金属6分别与第一P型源区5和部分第一N型源区7上下相接；第一N型碳化硅缓冲层11右上方为第二P型基区41，第二P型基区41内部为第二P型源区51和第二N型源区71，第二P型源区51和第二N型源区71左右相接，第二源极金属61分别与第二P型源区51和部分第二N型源区71上下相接；
栅极9和第一N型源区7之间、栅极9和第二N型源区71之间、栅极9和第一P型基区4之间、栅极9和第二P型基区41之间、栅极9和第一N型碳化硅缓冲层11之间都设有栅介质层10；
第二N型碳化硅缓冲层21中具有不相连的P型区域12；P型区域12的下方与背部漏极金属1之间形成欧姆接触；相邻P型区域12之间设置P型多晶硅区域13，P型多晶硅区域13上表面与第二N型碳化硅缓冲层21相接，下表面与背部漏极金属1相接。
所有碳化硅材料替换为材料A，A选自氮化镓，氧化镓、氮化硼、硅材料其中一种，并且多晶硅材料替换为材料B，并且B材料的禁带宽度小于A材料的禁带宽度。
本实施例还提供一种碳化硅平面MOSFET器件的制备方法，包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底2表面制得第二N型碳化硅缓冲层21；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层21表面制得N型碳化硅外延层3；
步骤3：采用外延工艺，在N型碳化硅外延层3表面制得第一N型碳化硅缓冲层11；
步骤4：采用光刻和离子注入工艺，在第一N型碳化硅缓冲层11的一端注入P型半导体杂质形成第一P型基区4，在第一N型碳化硅缓冲层的另一端注入P型半导体杂质形成第二P型基区41；
步骤5：采用光刻和离子注入工艺，在第一P型基区4中注入P型半导体杂质形成第一P型源区5，注入N型半导体杂质形成第一N型源区7。在第二P型基区41中注入P型半导体杂质形成第二P型源区51，注入N型半导体杂质形成第二N型源区71。
步骤6：采用热氧化工艺，在第一P型基区4、第二P型基区41及第一N型碳化硅缓冲层11表面制得栅介质层10；
步骤7：采用淀积及刻蚀工艺，在栅介质层10表面制得栅极9；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底2；
步骤9：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层21中制得不相连的P型区域12；
步骤10：采用淀积及刻蚀工艺，在第二N型碳化硅缓冲层21背面制得P型多晶硅区域13；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属6及第二源极金属61；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背部漏极金属1。
实施例2：
一种碳化硅平面MOSFET器件，其元胞结构如图3所示，包括：
其半元胞结构包括从下至上依次层叠设置的背部漏极金属1、第二N型碳化硅缓冲层21、N型碳化硅外延层3，
N型碳化硅外延层3的上方为第一N型碳化硅缓冲层11，第一N型碳化硅缓冲层11包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层11左上方为第一P型基区4，第一P型基区4内部为第一P型源区5和第一N型源区7，第一P型源区5和第一N型源区7左右相接，第一源极金属6分别与第一P型源区5和部分第一N型源区7上下相接；第一N型碳化硅缓冲层11右上方为第二P型基区41，第二P型基区41内部为第二P型源区51和第二N型源区71，第二P型源区51和第二N型源区71左右相接，第二源极金属61分别与第二P型源区51和部分第二N型源区71上下相接；
栅极9和第一N型源区7之间、栅极9和第二N型源区71之间、栅极9和第一P型基区4之间、栅极9和第二P型基区41之间、栅极9和第一N型碳化硅缓冲层11之间都设有栅介质层10；
第二N型碳化硅缓冲层21中具有不相连的P型区域12；P型区域12的下方与背部漏极金属1之间没有形成接触，在第二N型碳化硅缓冲层21中完全浮空；P型多晶硅区域13位于P型区域12的下方，且宽度比P型区域12小。
所有碳化硅材料替换为材料A，A选自氮化镓，氧化镓、氮化硼、硅材料其中一种，并且多晶硅材料替换为材料B，并且B材料的禁带宽度小于A材料的禁带宽度。
一种碳化硅平面MOSFET器件的制备方法，包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底2表面制得第二N型碳化硅缓冲层21；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层21表面制得N型碳化硅外延层3；
步骤3：采用外延工艺，在N型碳化硅外延层3表面制得第一N型碳化硅缓冲层11；
步骤4：采用光刻和离子注入工艺，在N型电场介质层11的一端注入P型半导体杂质形成第一P型基区4，在第一N型碳化硅缓冲层的另一端注入P型半导体杂质形成第二P型基区41；
步骤5：采用光刻和离子注入工艺，在第一P型基区4中注入P型半导体杂质形成第一P型源区5，注入N型半导体杂质形成第一N型源区7。在第二P型基区41中注入P型半导体杂质形成第二P型源区51，注入N型半导体杂质形成第二N型源区71。
步骤6：采用热氧化工艺，在第一P型基区4、第二P型基区41及第一N型碳化硅缓冲层11表面制得栅介质层10；
步骤7：采用淀积及刻蚀工艺，在栅介质层10表面制得栅极9；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底2；
步骤9：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层21中制得浮空的不相连的P型区域12；
步骤10：采用淀积及刻蚀工艺，在第二N型碳化硅缓冲层21背面制得P型多晶硅区域13；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属6及第二源极金属61；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背面背部漏极金属1。
本实施例与实施例1不同的地方在于器件的背面结构做了明显的调整，P型区域12在第二N型碳化硅缓冲层21中完全浮空，并不与漏极金属1形成接触，同时，调整了P型多晶硅区域13的位置。在正向导通时，电流仍然通过P型多晶硅/N型碳化硅异质结流动，因此拥有一个较低的正向导通压降。正向耐压原理和传统碳化硅MOSFET类似。在反向耐压时，由于浮空的P型区域12位于P型多晶硅区域13的上方，且宽度大于P型多晶硅区域13，因此，相比于实施例1，本实施中P型区域12对异质结界面可以实现更好的屏蔽，进一步降低了漏电流，提升了反向耐压能力。
实施例3：
一种碳化硅平面MOSFET器件，如图4所示，其元胞结构包括：
其半元胞结构包括从下至上依次层叠设置的背部漏极金属1、第二N型碳化硅缓冲层21、N型碳化硅外延层3，
N型碳化硅外延层3的上方为第一N型碳化硅缓冲层11，第一N型碳化硅缓冲层11包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层11左上方为第一P型基区4，第一P型基区4内部为第一P型源区5和第一N型源区7，第一P型源区5和第一N型源区7左右相接，第一源极金属6分别与第一P型源区5和部分第一N型源区7上下相接；第一N型碳化硅缓冲层11右上方为第二P型基区41，第二P型基区41内部为第二P型源区51和第二N型源区71，第二P型源区51和第二N型源区71左右相接，第二源极金属61分别与第二P型源区51和部分第二N型源区71上下相接；
栅极9和第一N型源区7之间、栅极9和第二N型源区71之间、栅极9和第一P型基区4之间、栅极9和第二P型基区41之间、栅极9和第一N型碳化硅缓冲层11之间都设有栅介质层10；
P型多晶硅区域13在第二N型碳化硅缓冲层21中不相连；P型区域12也在第二N型碳化硅缓冲层21中不相连；P型多晶硅区域13上表面与P型区域12相接触、下表面与背部漏极金属1相接触。
所有碳化硅材料替换为材料A，A选自氮化镓，氧化镓、氮化硼、硅材料其中一种，并且多晶硅材料替换为材料B，并且B材料的禁带宽度小于A材料的禁带宽度。
本实施例还提供一种碳化硅平面MOSFET器件的制备方法，包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底2表面制得第二N型碳化硅缓冲层21；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层21表面制得N型碳化硅外延层3；
步骤3：采用外延工艺，在N型碳化硅外延层3表面制得第一N型碳化硅缓冲层11；
步骤4：采用光刻和离子注入工艺，在N型电场介质层11的一端注入P型半导体杂质形成第一P型基区4，在第一N型碳化硅缓冲层的另一端注入P型半导体杂质形成第二P型基区41；
步骤5：采用光刻和离子注入工艺，在第一P型基区4中注入P型半导体杂质形成第一P型源区5，注入N型半导体杂质形成第一N型源区7。在第二P型基区41中注入P型半导体杂质形成第二P型源区51，注入N型半导体杂质形成第二N型源区71。
步骤6：采用热氧化工艺，在第一P型基区4、第二P型基区41及第一N型碳化硅缓冲层11表面制得栅介质层10；
步骤7：采用淀积及刻蚀工艺，在栅介质层10表面制得栅极9；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底2；
步骤8：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层21中制得不相连的P型区域12；
步骤9：采用刻蚀工艺，制得相间分布的刻蚀槽；
步骤10：采用淀积工艺，在刻蚀槽内填充形成P型多晶硅区域13；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属6及第二源极金属61；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背部漏极金属1。
本实施例相比于实施例1和实施例2不同的地方在于P型多晶硅区域13是通过刻蚀填充的方法形成的。本实施例和实施例2的原理基本一致。
实施例4：
实施例1的一种衍生结构，其元胞结构如图5所示。实施例1中的所述N型碳化硅外延层3被P柱区域31和N柱区域32替代。其余结构均与实施例1相同。
本实施例中通过引入P柱区域31和N柱区域32形成了超结MOSFET结构。具体原理是：当P柱区域31和N柱区域32达到电荷平衡时，整个漂移区对外不显电性可近似为中性，这使得漂移区浓度和耐压相对独立。本实施例可以保证在相同耐压等级下有效降低器件的导通压降，提升器件性能。
实施例5：
实施例1的一种衍生结构，其元胞结构如图6所示。本实施例在实施例1中第一N型碳化硅缓冲层11的正下方、左下方、右下方以及内部引入了P型埋层15，其余结构与实施例1相同。
本实施例中通过引入P型埋层15，提升了器件的正向耐压能力。具体原理是：在正向耐压时，起始于第一N型碳化硅缓冲层11的电力线会有一部分终止于P型埋层15，即降低了P型基区5与第一N型碳化硅缓冲层11构成的PN结处的电场，从而增大了正向耐压。
实施例6：
实施例2的一种衍生结构，其元胞结构如图7所示。本实施例将实施例2中的N型碳化硅外延层3替换为P柱区域31和N柱区域32，其余结构均与实施例2相同。
本实施例中通过引入P柱区域31和N柱区域32形成了超结MOSFET结构。具体原理是：当P柱区域31和N柱区域32达到电荷平衡时，整个漂移区对外不显电性可近似为中性，这使得漂移区浓度和耐压相对独立。本实施例可以保证在相同耐压等级下有效降低器件的导通压降，提升器件性能。
实施例7：
实施例2的一种衍生结构，其元胞结构如图8所示。本实施例在实施例2中第一N型碳化硅缓冲层11的正下方、左下方、右下方以及内部引入了P型埋层15，其余结构与实施例2相同。
本实施例中通过引入P型埋层15，提升了器件的正向耐压能力。具体原理是：在正向耐压时，起始于第一N型碳化硅缓冲层11的电力线会有一部分终止于P型埋层15，即降低了P型基区5与第一N型碳化硅缓冲层11构成的PN结处的电场，从而增大了正向耐压。
实施例8：
实施例3的一种衍生结构，其元胞结构如图9所示。本实施例将实施例3中的N型碳化硅外延层3替换为P柱区域31和N柱区域32，其余结构均与实施例3相同。
本实施例中通过引入P柱区域31和N柱区域32形成了超结MOSFET结构。具体原理是：当P柱区域31和N柱区域32达到电荷平衡时，整个漂移区对外不显电性可近似为中性，这使得漂移区浓度和耐压相对独立。本实施例可以保证在相同耐压等级下有效降低器件的导通压降，提升器件性能。
实施例9：
实施例3的一种衍生结构，其元胞结构如图10所示。本实施例在实施例3中第一N型碳化硅缓冲层11的正下方、左下方、右下方以及内部引入了P型埋层15，其余结构与实施例3相同。
本实施例中通过引入P型埋层15，提升了器件的正向耐压能力。具体原理是：在正向耐压时，起始于第一N型碳化硅缓冲层11的电力线会有一部分终止于P型埋层15，即降低了P型基区5与第一N型碳化硅缓冲层11构成的PN结处的电场，从而增大了正向耐压。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种碳化硅平面MOSFET器件，其元胞结构包括：
从下至上依次层叠设置的背部漏极金属(1)、第二N型碳化硅缓冲层(21)、N型碳化硅外延层(3)，
N型碳化硅外延层(3)的上方为第一N型碳化硅缓冲层(11)，第一N型碳化硅缓冲层(11)包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层(11)左上方为第一P型基区(4)，第一P型基区(4)内部为第一P型源区(5)和第一N型源区(7)，第一P型源区(5)和第一N型源区(7)左右相接，第一源极金属(6)分别与第一P型源区(5)和部分第一N型源区(7)上下相接；第一N型碳化硅缓冲层(11)右上方为第二P型基区(41)，第二P型基区(41)内部为第二P型源区(51)和第二N型源区(71)，第二P型源区(51)和第二N型源区(71)左右相接，第二源极金属(61)分别与第二P型源区(51)和部分第二N型源区(71)上下相接；栅极(9)和第一N型源区(7)之间、栅极(9)和第二N型源区(71)之间、栅极(9)和第一P型基区(4)之间、栅极(9)和第二P型基区(41)之间、栅极(9)和第一N型碳化硅缓冲层(11)之间都设有栅介质层(10)；
其特征在于：第二N型碳化硅缓冲层(21)中具有不相连的P型区域(12)；P型区域(12)的下方与背部漏极金属(1)之间形成欧姆接触；相邻P型区域(12)之间设置P型多晶硅区域(13)，P型多晶硅区域(13)上表面与第二N型碳化硅缓冲层(21)相接，下表面与背部漏极金属(1)相接。
2.一种碳化硅平面MOSFET器件，其元胞结构包括：
从下至上依次层叠设置的背部漏极金属(1)、第二N型碳化硅缓冲层(21)、N型碳化硅外延层(3)，
N型碳化硅外延层(3)的上方为第一N型碳化硅缓冲层(11)，第一N型碳化硅缓冲层(11)包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层(11)左上方为第一P型基区(4)，第一P型基区(4)内部为第一P型源区(5)和第一N型源区(7)，第一P型源区(5)和第一N型源区(7)左右相接，第一源极金属(6)分别与第一P型源区(5)和部分第一N型源区(7)上下相接；第一N型碳化硅缓冲层(11)右上方为第二P型基区(41)，第二P型基区(41)内部为第二P型源区(51)和第二N型源区(71)，第二P型源区(51)和第二N型源区(71)左右相接，第二源极金属(61)分别与第二P型源区(51)和部分第二N型源区(71)上下相接；
栅极(9)和第一N型源区(7)之间、栅极(9)和第二N型源区(71)之间、栅极(9)和第一P型基区(4)之间、栅极(9)和第二P型基区(41)之间、栅极(9)和第一N型碳化硅缓冲层(11)之间都设有栅介质层(10)；
其特征在于：第二N型碳化硅缓冲层(21)中具有不相连的P型区域(12)；P型区域(12)的下方与背部漏极金属(1)之间没有形成接触，在第二N型碳化硅缓冲层(21)中完全浮空；P型多晶硅区域(13)位于P型区域(12)的下方，且宽度比P型区域(12)小。
3.一种碳化硅平面MOSFET器件，其元胞结构包括：
从下至上依次层叠设置的背部漏极金属(1)、第二N型碳化硅缓冲层(21)、N型碳化硅外延层(3)，
N型碳化硅外延层(3)的上方为第一N型碳化硅缓冲层(11)，第一N型碳化硅缓冲层(11)包括中间的竖直段和两侧的水平段，第一N型碳化硅缓冲层(11)左上方为第一P型基区(4)，第一P型基区(4)内部为第一P型源区(5)和第一N型源区(7)，第一P型源区(5)和第一N型源区(7)左右相接，第一源极金属(6)分别与第一P型源区(5)和部分第一N型源区(7)上下相接；第一N型碳化硅缓冲层(11)右上方为第二P型基区(41)，第二P型基区(41)内部为第二P型源区(51)和第二N型源区(71)，第二P型源区(51)和第二N型源区(71)左右相接，第二源极金属(61)分别与第二P型源区(51)和部分第二N型源区(71)上下相接；
栅极(9)和第一N型源区(7)之间、栅极(9)和第二N型源区(71)之间、栅极(9)和第一P型基区(4)之间、栅极(9)和第二P型基区(41)之间、栅极(9)和第一N型碳化硅缓冲层(11)之间都设有栅介质层(10)；
其特征在于：P型多晶硅区域(13)在第二N型碳化硅缓冲层(21)中不相连；P型区域(12)也在第二N型碳化硅缓冲层(21)中不相连；P型多晶硅区域(13)上表面与P型区域(12)相接触、下表面与背部漏极金属(1)相接触。
4.根据权利要求1或2或3所述的一种碳化硅平面MOSFET器件，其特征在于：所述N型碳化硅外延层(3)被P柱区域(31)和N柱区域(32)替代。
5.根据权利要求1或2或3所述的一种碳化硅平面MOSFET器件，其特征在于：所述第一N型碳化硅缓冲层(11)的正下方、左下方、右下方以及内部引入了P型埋层(15)。
6.根据权利要求1或2或3所述的一种碳化硅平面MOSFET器件，其特征在于：所有碳化硅材料替换为材料A，A选自氮化镓，氧化镓、氮化硼、硅材料其中一种，并且多晶硅材料替换为材料B，并且B材料的禁带宽度小于A材料的禁带宽度。
7.权利要求1所述的一种碳化硅平面MOSFET器件的制备方法，其特征在于包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底(2)表面制得第二N型碳化硅缓冲层(21)；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层(21)表面制得N型碳化硅外延层(3)；
步骤3：采用外延工艺，在N型碳化硅外延层(3)表面制得第一N型碳化硅缓冲层(11)；
步骤4：采用光刻和离子注入工艺，在第一N型碳化硅缓冲层(11)的一端注入P型半导体杂质形成第一P型基区(4)，在第一N型碳化硅缓冲层(11)的另一端注入P型半导体杂质形成第二P型基区(41)；
步骤5：采用光刻和离子注入工艺，在第一P型基区(4)中注入P型半导体杂质形成第一P型源区(5)，注入N型半导体杂质形成第一N型源区(7)；在第二P型基区(41)中注入P型半导体杂质形成第二P型源区(51)，注入N型半导体杂质形成第二N型源区(71)；
步骤6：采用热氧化工艺，在第一P型基区(4)、第二P型基区(41)及第一N型碳化硅缓冲层(11)表面制得栅介质层(10)；
步骤7：采用淀积及刻蚀工艺，在栅介质层(10)表面制得栅极(9)；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底(2)；
步骤9：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层(21)中制得不相连的P型区域(12)；
步骤10：采用淀积及刻蚀工艺，在第二N型碳化硅缓冲层(21)背面制得P型多晶硅区域(13)；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属(6)及第二源极金属(61)；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背部漏极金属(1)。
8.权利要求2所述的一种碳化硅平面MOSFET器件的制备方法，其特征在于包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底(2)表面制得第二N型碳化硅缓冲层(21)；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层(21)表面制得N型碳化硅外延层(3)；
步骤3：采用外延工艺，在N型碳化硅外延层(3)表面制得第一N型碳化硅缓冲层(11)；
步骤4：采用光刻和离子注入工艺，在第一N型碳化硅缓冲层(11)的一端注入P型半导体杂质形成第一P型基区(4)，在第一N型碳化硅缓冲层(11)的另一端注入P型半导体杂质形成第二P型基区(41)；
步骤5：采用光刻和离子注入工艺，在第一P型基区(4)中注入P型半导体杂质形成第一P型源区(5)，注入N型半导体杂质形成第一N型源区(7)；在第二P型基区(41)中注入P型半导体杂质形成第二P型源区(51)，注入N型半导体杂质形成第二N型源区(71)；
步骤6：采用热氧化工艺，在第一P型基区(4)、第二P型基区(41)及第一N型碳化硅缓冲层(11)表面制得栅介质层(10)；
步骤7：采用淀积及刻蚀工艺，在栅介质层(10)表面制得栅极(9)；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底(2)；
步骤9：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层(21)中制得浮空的不相连的P型区域(12)；
步骤10：采用淀积及刻蚀工艺，在第二N型碳化硅缓冲层(21)背面制得P型多晶硅区域(13)；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属(6)及第二源极金属(61)；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背面背部漏极金属(1)。
9.权利要求3所述的一种碳化硅平面MOSFET器件的制备方法，其特征在于包括以下制备步骤：
步骤1：采用外延工艺，在N型碳化硅衬底(2)表面制得第二N型碳化硅缓冲层(21)；
步骤2：采用外延工艺，在第二N型碳化硅缓冲层(21)表面制得N型碳化硅外延层(3)；
步骤3：采用外延工艺，在N型碳化硅外延层(3)表面制得第一N型碳化硅缓冲层(11)；
步骤4：采用光刻和离子注入工艺，在第一N型碳化硅缓冲层(11)的一端注入P型半导体杂质形成第一P型基区(4)，在第一N型碳化硅缓冲层的另一端注入P型半导体杂质形成第二P型基区(41)；
步骤5：采用光刻和离子注入工艺，在第一P型基区(4)中注入P型半导体杂质形成第一P型源区(5)，注入N型半导体杂质形成第一N型源区(7)；在第二P型基区(41)中注入P型半导体杂质形成第二P型源区(51)，注入N型半导体杂质形成第二N型源区(71)；
步骤6：采用热氧化工艺，在第一P型基区(4)、第二P型基区(41)及第一N型碳化硅缓冲层(11)表面制得栅介质层(10)；
步骤7：采用淀积及刻蚀工艺，在栅介质层(10)表面制得栅极(9)；
步骤8：翻转硅片，通过研磨工艺，去掉其N型碳化硅衬底(2)；
步骤8：采用光刻和离子注入工艺，在第二N型碳化硅缓冲层(21)中制得不相连的P型区域(12)；
步骤9：采用刻蚀工艺，制得相间分布的刻蚀槽；
步骤10：采用淀积工艺，在刻蚀槽内填充形成P型多晶硅区域(13)；
步骤11：采用蒸发或溅射工艺以及刻蚀工艺，制得第一源极金属(6)及第二源极金属(61)；
步骤12：采用蒸发或溅射工艺以及刻蚀工艺，制得背部漏极金属(1)。
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2020
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Application publication date: 20210420 Assignee: Zhuhai Gree Electronic Components Co.,Ltd. Assignor: University of Electronic Science and Technology of China Contract record no.: X2023980042422 Denomination of invention: Silicon carbide planar MOSFET devices and preparation methods Granted publication date: 20220524 License type: Common License Record date: 20230928 |