CN113299556B - 一种应变硅mos电子器件及其制备方法 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 136
- 239000010703 silicon Substances 0.000 title claims abstract description 136
- 238000002360 preparation method Methods 0.000 title claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 20
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 30
- -1 boron ions Chemical class 0.000 claims description 16
- 239000000203 mixture Substances 0.000 claims description 16
- 235000012239 silicon dioxide Nutrition 0.000 claims description 16
- 239000000377 silicon dioxide Substances 0.000 claims description 16
- 229910052796 boron Inorganic materials 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 12
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052786 argon Inorganic materials 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 2
- 230000001052 transient effect Effects 0.000 abstract description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 239000002245 particle Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 230000005855 radiation Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000005025 nuclear technology Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
本发明涉及一种应变硅MOS电子器件及其制备方法，制备方法包括：制备注入离子后的硅衬底；在注入离子后的硅衬底上制备Ge组分渐变层；在Ge组分渐变层上制备Ge组分固定层；在Ge组分固定层上制备硅帽层；在硅帽层上制备氧化层；在氧化层上制备栅极；通过离子注入在Ge组分固定层和硅帽层内的两端分别制备源极和漏极，部分源极和部分漏极位于氧化层的下表面；在氧化层之上、氧化层的侧面和栅极的侧面制备覆盖氧化层和栅极的氮化硅薄膜；在硅衬底底部的沟槽内制备沟槽多晶硅。本发明所制备的应变硅MOS电子器件减少了漏极所收集的电荷，产生漏极瞬态电流减小，因此引发器件的逻辑发生几率小。
Description
技术领域
本发明属于半导体技术领域，涉及一种应变硅MOS电子器件及其制备方法。
背景技术
空间的人造卫星、航天器以及工作在核辐照环境中的电子系统，都会受到带电粒子、宇宙射线以及核辐射的损伤，MOS(场效应管)则首先作为电子系统中的关键器件。应变Si技术由于工艺简单、成本低、与传统Si工艺更兼容等优势则被广泛应用于集成电路中，为进一步提高集成电路的性能开辟了一条新的技术途径。
应变器件与集成电路的应用越来越广泛，随之而来的电子系统可靠性问题就显得尤为重要，随着空间技术及核技术的快速发展，空间辐射及核辐射对纳米应变硅MOS器件及其集成电路的抗辐照特性及加固的问题就显得更为突出。
单粒子辐照效应对MOS器件的损伤机制与总剂量射线辐照不同，高能单粒子轰击MOS器件，在靠近漏极的耗尽区产生大量的电子-空穴对，导致器件失效而无法正常运行，故对MOS器件抗单粒子瞬态效应的加固技术提出要求。
因此，如何解决MOS器件失效的问题成为了亟待解决的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种应变硅MOS电子器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种应变硅MOS电子器件的制备方法，所述制备方法包括以下步骤：
制备注入离子后的硅衬底；
在注入离子后的所述硅衬底上制备所述Ge组分渐变层；
在所述Ge组分渐变层上制备Ge组分固定层；
在所述Ge组分固定层上制备硅帽层；
在所述硅帽层上制备氧化层；
在所述氧化层上制备栅极；
通过离子注入在所述Ge组分固定层和所述硅帽层内的两端分别制备源极和漏极，部分所述源极和部分所述漏极位于所述氧化层的下表面；
在所述氧化层之上、所述氧化层的侧面和所述栅极的侧面制备覆盖所述氧化层和所述栅极的氮化硅薄膜；
在所述硅衬底底部的沟槽内制备沟槽多晶硅。
在本发明的一个实施例中，制备注入离子后的硅衬底，包括：
选取初始的硅衬底；
在初始的硅衬底中注入硼离子，在硼离子注入完成后进行退火处理，以制备注入硼离子的硅衬底；
在注入硼离子的硅衬底中注入氩离子，在氩离子注入完成后进行退火处理，以制备注入离子后的硅衬底。
在本发明的一个实施例中，在注入离子后的所述硅衬底上制备所述Ge组分渐变层，包括：
采用减压外延生长工艺在注入离子后的所述硅衬底上制备所述Ge组分渐变层，其中，所述Ge组分渐变层中锗组分从下至上按照0、10％、20％至30％的比例逐渐增加。
在本发明的一个实施例中，所述Ge组分固定层的锗组分为30％。
在本发明的一个实施例中，在所述硅帽层上制备氧化层，包括：
利用化学气相淀积方法在所述硅帽层上生长二氧化硅层；
利用原子层淀积方法在所述二氧化硅层上生长氧化铪层，以制备由所述二氧化硅层和所述氧化铪层组成的所述氧化层。
在本发明的一个实施例中，在所述氧化层上制备栅极，包括：
在温度为500℃至700℃的条件下，在所述氧化层上淀积多晶硅，以制备栅极。
在本发明的一个实施例中，通过离子注入在所述Ge组分固定层和所述硅帽层内的两端分别制备源极和漏极，包括：
在所述栅极上涂布光刻胶，经过曝光和显影后形成光刻胶图形，光刻掩膜后对源区和漏区进行离子注入，以在所述Ge组分固定层和所述硅帽层内的两端分别制备源极和漏极。
在本发明的一个实施例中，在所述氧化层之上、所述氧化层的侧面和所述栅极的侧面制备覆盖所述氧化层和所述栅极的氮化硅薄膜，包括：
在温度为700至900℃条件下，采用等离子体增强化学气相工艺在所述氧化层之上、所述氧化层的侧面和所述栅极的侧面淀积氧化硅，以制备覆盖所述氧化层和所述栅极的所述氮化硅薄膜。
在本发明的一个实施例中，在所述硅衬底底部的沟槽内制备沟槽多晶硅，包括：
在所述硅衬底的底部涂布光刻胶，经过曝光和显影后形成光刻胶图形，对所述硅衬底进行刻蚀后形成沟槽；
在温度为500℃至700℃条件下，在所述沟槽内生长多晶硅，以制备沟槽多晶硅。
本发明实施例还提供一种应变硅MOS电子器件，所述应变硅MOS电子器件由上述任一项实施例所述的制备方法制备而成，所述应变硅MOS电子器件包括：
硅衬底；
沟槽多晶硅，位于所述硅衬底底部的沟槽内；
Ge组分渐变层，位于所述硅衬底之上，所述Ge组分渐变层中从下至上锗组分逐渐增加；
Ge组分固定层，位于所述Ge组分渐变层之上，所述Ge组分固定层的锗组分恒定；
硅帽层，位于所述Ge组分固定层之上；
源极，同时位于所述Ge组分固定层和所述硅帽层内的一端；
漏极，同时位于所述Ge组分固定层和所述硅帽层内的另一端；
氧化层，位于所述硅帽层、部分所述源极和部分所述漏极之上；
栅极，位于所述氧化层之上；
氮化硅薄膜，覆盖所述氧化层和所述栅极。
与现有技术相比，本发明的有益效果：
利用本实施例所制备的应变硅MOS电子器件，当单粒子轰击器件时，由于氮化硅薄膜的硅和氮之间的化学键比较稳定，对重离子具有一定的阻挡能力，当进入器件内部漏极敏感区重离子的能量已减弱，产生的电子空穴对已减少，少量的电子被衬底层的沟槽多晶硅吸收，故减少了漏极所收集的电荷，产生漏极瞬态电流减小，因此引发器件的逻辑发生几率小。另外，沟槽内的沟槽多晶硅具有导电能力，将产生的电子收集，从而减少漏极的电子收集，从而降低漏极瞬态电流。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
图1为本发明实施例提供的一种应变硅MOS电子器件的制备方法的流程示意图；
图2a～图2i为本发明实施例提供的一种应变硅MOS电子器件的制备方法的过程示意图；
图3为本发明实施例提供的一种应变硅MOS电子器件的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图2a～图2i，图1为本发明实施例提供的一种应变硅MOS电子器件的制备方法的流程示意图；图2a～图2i为本发明实施例提供的一种应变硅MOS电子器件的制备方法的过程示意图。本发明提供一种应变硅MOS电子器件的制备方法，该应变硅MOS电子器件的制备方法包括以下步骤：
步骤1、请参见图2a，制备注入离子后的硅衬底1。
步骤1.1、选取初始的硅衬底1。
优选地，硅衬底1的厚度范围为300-400um。
步骤1.2、在初始的硅衬底1中注入硼离子，在硼离子注入完成后进行退火处理，以制备注入硼离子的硅衬底1。
步骤1.3、在注入硼离子的硅衬底1中注入氩离子，在氩离子注入完成后进行退火处理，以制备注入离子后的硅衬底1。
具体地，首先对硅衬底1注入离子硼，注入能量为900Kev，剂量范围为6e12cm-3-8e12cm-3，注入完成后，在氮气环境和900℃温度条件下退火30分钟，形成轻掺杂；然后对注入离子硼的硅衬底1进行氩离子注入，能量为45Kev，剂量为2e15cm-3，注入完成后，在氮气环境和900℃温度条件下退火2小时，这样的目的是为了使得外延层生长的Ge组分渐变层缺陷减少。
步骤2、请参见图2b，在注入离子后的硅衬底1上制备Ge组分渐变层2。
具体地，采用减压外延生长工艺在注入离子后的硅衬底1上制备Ge组分渐变层2，其中，Ge组分渐变层2的材料为SiGe，Ge组分渐变层2中锗组分从下至上按照0、10％、20％至30％的比例逐渐增加。
在一个具体实施例中，采用减压外延生长工艺，以SiHCL2作为硅的气源，以GeH4作为锗的气源。为降低位错密度和表面粗糙度，采用低温为600℃、压强为100Torr、生长速率为100nm/min的条件，在低温环境下在注入离子后的硅衬底1上制备锗组分从下至上依次增加的Ge组分渐变层2，这种生长方式使得晶体缺陷不易向表面扩散，可保证获得高质量的Ge组分渐变层2。本实施例设定的锗组分从下至上逐渐增加，分别是0、10％、20％、30％，这样渐变的作用可降低晶体失配位错密度，使得硅帽层产生的张应力程度较好。
优选地，Ge组分渐变层2的厚度范围为2～3μm。
步骤3、请参见图2c，在Ge组分渐变层2上制备Ge组分固定层3。
具体地，利用低能等离子增强化学气相淀积和固态源分子束外延技术方法在步骤2所制备的组分渐变的Ge组分渐变层2上生长Ge组分恒定的Ge组分固定层3，Ge组分固定层3的材料为SiGe。Ge组分固定层3的生长环境是低温600℃、压强100Torr。
优选地，Ge组分固定层3的锗组分为30％。Ge组分固定层3的Ge成分为30％时，Ge组分渐变层2的弛豫程度较好，位错密度低。
优选地，Ge组分固定层3的厚度范围为500-600nm。
步骤4、请参见图2d，在Ge组分固定层3上制备硅帽层4。
具体地，利用外延沉积方法在步骤3所制备的Ge组分固定层3上外延生长硅帽层4，其沉积温度和时间为：在低温600℃温度条件下退火1小时。由于Ge组分固定层3和硅的晶格常数不同，而外延生长的硅会沿着硅锗的晶格生长，因此硅的晶格会被拉伸，从而会在硅帽层4中形成双轴张应变层。在张应力作用下，电导有效质量的减少和谷间散射的降低提高了电子的迁移率，从而提高了器件的驱动能力。
优选地，硅帽层4的厚度范围为10-20nm。
步骤5、请参见图2e，在硅帽层4上制备氧化层5。
步骤5.1、利用化学气相淀积方法在硅帽层4上生长二氧化硅层。
步骤5.2、利用原子层淀积方法在二氧化硅层上生长氧化铪层，以制备由二氧化硅层和氧化铪层组成的氧化层5。
具体地，在本实施例中，氧化层5由二氧化硅层和氧化铪层组成。首先利用化学气相淀积方法在硅帽层4的部分表面上生长二氧化硅层，以露出硅帽层4的两端的表面部分，其中，二氧化硅层的生长温度为600至800℃，二氧化硅层厚度范围为6至14nm之间。然后，采用原子层淀积方法在二氧化硅层上生长氧化铪层，以制备由二氧化硅层和氧化铪层组成的氧化层5，氧化铪层的生长温度为600至800℃之间，氧化铪层厚度范围为4至6nm之间，其中，。由于氧化铪介电常数较大，由二氧化硅和氧化铪两种材料组成的等效氧化层厚度减小，由此可以满足小尺寸器件等比例缩小的原则。
优选地，氧化层5的厚度范围为10-20nm。
步骤6、请参见图2f，在氧化层5上制备栅极6。
具体地，利用传统的沉积工艺方法在步骤5所制备的氧化层5上生长多晶硅，以制备材料为多晶硅的栅极6，栅极6的生长温度为500℃至700℃之间。
优选地，栅极6的厚度范围为30-50nm之间。
步骤7、请参见图2g，通过离子注入在Ge组分固定层3和硅帽层4内的两端分别制备源极7和漏极8，部分源极7和部分漏极8位于氧化层5的下表面。
具体地，在栅极6上涂布光刻胶，经过曝光和显影后形成光刻胶图形，光刻掩膜后对源区和漏区进行离子注入，以在Ge组分固定层3和硅帽层4内的两端分别制备源极7和漏极8。
优选地，源区和漏区注入的离子为磷离子，掺杂浓度为5e19cm-3至5e20cm-3，能量为150Kev-200Kev，使源极7和漏极8形成N型重掺杂。
优选地，源区和漏区的结深范围为50-60nm。
步骤8、请参见图2h，在氧化层5之上、氧化层5的侧面和栅极6的侧面制备覆盖氧化层5和栅极6的氮化硅薄膜9。
具体地，在温度为700至900℃条件下，采用等离子体增强化学气相工艺在氧化层5之上、氧化层5的侧面和栅极6的侧面淀积氧化硅，以制备覆盖氧化层5和栅极6的氮化硅薄膜9，其中，NH3流量为5cm3/min，SiH4流量为120cm3/min，生长速率为100nm/min。本实施例在此环境下生长的氮化硅薄膜，硬度高，氮和硅之间的化学键更稳定，当外界高能单粒子轰击器件时，最外层氮化硅层对电子器件内部结构具有保护作用，使器件抗辐照能力增强。随氮化硅薄膜厚度的增加，重离子入射器件后的电离能损减小，且入射深度随之降低，器件漏极瞬态电流越小。
优选地，氮化硅薄膜9的厚度范围为100nm-200nm。
步骤9、请参见图2i，在硅衬底1底部的沟槽内制备沟槽多晶硅10。
步骤9.1、在硅衬底1的底部涂布光刻胶，经过曝光和显影后形成光刻胶图形，对硅衬底1进行刻蚀后形成沟槽。
步骤9.2、在温度为500℃至700℃条件下，在沟槽内生长多晶硅，以制备沟槽多晶硅10。
具体地，对硅衬底1的底部涂布光刻胶，经过曝光和显影后形成光刻胶图形，然后对硅衬底1进行刻蚀后形成沟槽，对其刻蚀后的沟槽生长沟槽多晶硅10，沟槽多晶硅10的生长温度为500℃至700℃之间。
沟槽填充多晶硅原因如下：一是多晶硅本质是半导体，是电性良好的导体，可以导电；二是通过调整多晶硅中的掺杂改变其金属功函数，可以改变多晶硅与硅衬底之间的临界电压。基于这样的结构，重离子轰击器件时，第一层氮化硅薄膜阻挡层使重离子能量损失一部分，剩余的能量在敏感区即漏极耗尽区形成等离子体圆柱，有电子和空穴，空穴被硅衬底吸收，电子被漏极收集，此时的沟槽内的多晶硅具有导电能力，将产生的电子收集，从而减少漏极的收集，降低漏极瞬态电流。
优选地，沟槽多晶硅10的厚度范围为150-200nm。
步骤10、对源极、漏极、栅极及硅衬底进行刻蚀孔槽，然后在每个孔槽内淀积金属Ni，再在源极、漏极、栅极及硅衬底上淀积硼磷硅玻璃钝化层，之后在淀积金属Ni的部位刻蚀引线孔。
利用本实施例所制备的应变硅MOS电子器件，当单粒子轰击器件时，由于氮化硅薄膜的硅和氮之间的化学键比较稳定，对重离子具有一定的阻挡能力，当进入器件内部漏极敏感区重离子的能量已减弱，产生的电子空穴对已减少，少量的电子被衬底层的沟槽多晶硅吸收，故减少了漏极所收集的电荷，产生漏极瞬态电流减小，因此引发器件的逻辑发生几率小。
实施例二
请参见图3，图3为本发明实施例提供的一种应变硅MOS电子器件的结构示意图。本实施例在上述实施例的基础上提供一种应变硅MOS电子器件，该应变硅MOS电子器件包括：
硅衬底1；
沟槽多晶硅10，位于硅衬底1底部的沟槽内；
Ge组分渐变层2，位于硅衬底1之上，Ge组分渐变层2中从下至上锗组分逐渐增加；
Ge组分固定层3，位于Ge组分渐变层2之上，Ge组分固定层3的锗组分恒定；
硅帽层4，位于Ge组分固定层3之上；
源极7，同时位于Ge组分固定层3和硅帽层4内的一端；
漏极8，同时位于Ge组分固定层3和硅帽层4内的另一端；
氧化层5，位于硅帽层4、部分源极7和部分漏极8之上；
栅极6，位于氧化层5之上；
氮化硅薄膜9，覆盖氧化层5和栅极6。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种应变硅MOS电子器件的制备方法，其特征在于，所述制备方法包括以下步骤：
制备注入离子后的硅衬底(1)；
在注入离子后的所述硅衬底(1)上制备Ge组分渐变层(2)；
在所述Ge组分渐变层(2)上制备Ge组分固定层(3)；
在所述Ge组分固定层(3)上制备硅帽层(4)；
在所述硅帽层(4)上制备氧化层(5)；
在所述氧化层(5)上制备栅极(6)；
通过离子注入在所述Ge组分固定层(3)和所述硅帽层(4)内的两端分别制备源极(7)和漏极(8)，部分所述源极(7)和部分所述漏极(8)位于所述氧化层(5)的下表面；
在所述氧化层(5)之上、所述氧化层(5)的侧面和所述栅极(6)的侧面制备覆盖所述氧化层(5)和所述栅极(6)的氮化硅薄膜(9)；
在所述硅衬底(1)的底部涂布光刻胶，经过曝光和显影后形成光刻胶图形，对所述硅衬底(1)进行刻蚀后形成沟槽；在温度为500℃至700℃条件下，在所述沟槽内生长多晶硅，以制备沟槽多晶硅(10)。
2.根据权利要求1所述的应变硅MOS电子器件的制备方法，其特征在于，制备注入离子后的硅衬底(1)，包括：
选取初始的硅衬底(1)；
在初始的硅衬底(1)中注入硼离子，在硼离子注入完成后进行退火处理，以制备注入硼离子的硅衬底(1)；
在注入硼离子的硅衬底(1)中注入氩离子，在氩离子注入完成后进行退火处理，以制备注入离子后的硅衬底(1)。
3.根据权利要求1所述的应变硅MOS电子器件的制备方法，其特征在于，在注入离子后的所述硅衬底(1)上制备所述Ge组分渐变层(2)，包括：
采用减压外延生长工艺在注入离子后的所述硅衬底(1)上制备所述Ge组分渐变层(2)，其中，所述Ge组分渐变层(2)中锗组分从下至上按照0、10％、20％至30％的比例逐渐增加。
4.根据权利要求3所述的应变硅MOS电子器件的制备方法，其特征在于，所述Ge组分固定层(3)的锗组分为30％。
5.根据权利要求1所述的应变硅MOS电子器件的制备方法，其特征在于，在所述硅帽层(4)上制备氧化层(5)，包括：
利用化学气相淀积方法在所述硅帽层(4)上生长二氧化硅层；
利用原子层淀积方法在所述二氧化硅层上生长氧化铪层，以制备由所述二氧化硅层和所述氧化铪层组成的所述氧化层(5)。
6.根据权利要求1所述的应变硅MOS电子器件的制备方法，其特征在于，在所述氧化层(5)上制备栅极(6)，包括：
在温度为500℃至700℃的条件下，在所述氧化层(5)上淀积多晶硅，以制备栅极(6)。
7.根据权利要求1所述的应变硅MOS电子器件的制备方法，其特征在于，通过离子注入在所述Ge组分固定层(3)和所述硅帽层(4)内的两端分别制备源极(7)和漏极(8)，包括：
在所述栅极(6)上涂布光刻胶，经过曝光和显影后形成光刻胶图形，光刻掩膜后对源区和漏区进行离子注入，以在所述Ge组分固定层(3)和所述硅帽层(4)内的两端分别制备源极(7)和漏极(8)。
8.根据权利要求1所述的应变硅MOS电子器件的制备方法，其特征在于，在所述氧化层(5)之上、所述氧化层(5)的侧面和所述栅极(6)的侧面制备覆盖所述氧化层(5)和所述栅极(6)的氮化硅薄膜(9)，包括：
在温度为700至900℃条件下，采用等离子体增强化学气相工艺在所述氧化层(5)之上、所述氧化层(5)的侧面和所述栅极(6)的侧面淀积氧化硅，以制备覆盖所述氧化层(5)和所述栅极(6)的所述氮化硅薄膜(9)。
9.一种应变硅MOS电子器件，其特征在于，利用权利要求1至8任一项所述的制备方法进行制备，所述应变硅MOS电子器件包括：
硅衬底(1)；
沟槽多晶硅(10)，位于所述硅衬底(1)底部的沟槽内；
Ge组分渐变层(2)，位于所述硅衬底(1)之上，所述Ge组分渐变层(2)中从下至上锗组分逐渐增加；
Ge组分固定层(3)，位于所述Ge组分渐变层(2)之上，所述Ge组分固定层(3)的锗组分恒定；
硅帽层(4)，位于所述Ge组分固定层(3)之上；
源极(7)，同时位于所述Ge组分固定层(3)和所述硅帽层(4)内的一端；
漏极(8)，同时位于所述Ge组分固定层(3)和所述硅帽层(4)内的另一端；
氧化层(5)，位于所述硅帽层(4)、部分所述源极(7)和部分所述漏极(8)之上；
栅极(6)，位于所述氧化层(5)之上；
氮化硅薄膜(9)，覆盖所述氧化层(5)和所述栅极(6)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110449010.3A CN113299556B (zh) | 2021-04-25 | 2021-04-25 | 一种应变硅mos电子器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110449010.3A CN113299556B (zh) | 2021-04-25 | 2021-04-25 | 一种应变硅mos电子器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113299556A CN113299556A (zh) | 2021-08-24 |
| CN113299556B true CN113299556B (zh) | 2023-04-18 |
Family
ID=77320267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110449010.3A Active CN113299556B (zh) | 2021-04-25 | 2021-04-25 | 一种应变硅mos电子器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113299556B (zh) |
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- 2021-04-25 CN CN202110449010.3A patent/CN113299556B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN113299556A (zh) | 2021-08-24 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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