CN109962106B - Mosfet器件及其制造方法 - Google Patents
Mosfet器件及其制造方法 Download PDFInfo
- Publication number
- CN109962106B CN109962106B CN201711339158.1A CN201711339158A CN109962106B CN 109962106 B CN109962106 B CN 109962106B CN 201711339158 A CN201711339158 A CN 201711339158A CN 109962106 B CN109962106 B CN 109962106B
- Authority
- CN
- China
- Prior art keywords
- material layer
- dimensional
- semiconductor material
- dimensional semiconductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000000463 material Substances 0.000 claims abstract description 125
- 239000004065 semiconductor Substances 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 238000005530 etching Methods 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 230000000694 effects Effects 0.000 claims abstract description 24
- -1 transition metal chalcogenide Chemical class 0.000 claims abstract description 22
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052723 transition metal Inorganic materials 0.000 claims abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910021389 graphene Inorganic materials 0.000 claims abstract description 7
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 212
- 238000000034 method Methods 0.000 claims description 82
- 239000011810 insulating material Substances 0.000 claims description 63
- 230000008569 process Effects 0.000 claims description 53
- 229910052582 BN Inorganic materials 0.000 claims description 12
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 7
- 239000002356 single layer Substances 0.000 claims description 7
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 239000002245 particle Substances 0.000 abstract description 13
- 230000005527 interface trap Effects 0.000 abstract description 11
- 239000010408 film Substances 0.000 description 46
- 150000002500 ions Chemical class 0.000 description 28
- 238000012545 processing Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 238000002161 passivation Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 230000005855 radiation Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000191 radiation effect Effects 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
- H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66045—Field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供的MOSFET器件，包括：具有图形化的衬底，所述衬底包括底层硅以及覆盖于所述底层硅表面的埋氧化层，且所述衬底中包括通过刻蚀埋氧化层形成的凹槽；位于所述凹槽上方、且采用二维半导体材料制成的沟道区域；所述二维半导体材料为过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯。本发明形成了一种无背栅结构的MOSFET器件，在受到高能射线和高能粒子照射时杜绝了衬底中氧化物陷阱电荷和界面陷阱电荷的出现，避免了寄生背沟道的产生，使得MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种MOSFET器件及其制造方法。
背景技术
MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)器件，是一种可以广泛使用在模拟电路与数字电路的场效应晶体管(field-effect transistor)。
在太空环境、核辐射环境或者其他高能环境中，常常存在很多高能量的射线或粒子。在这些高能环境下，集成电路芯片很容易因受到较强辐射而发生损坏。对构成集成电路的基础元件——MOSFET器件来说，引起芯片损坏的辐射效应一般分为两种：单粒子效应和总剂量效应。
为了克服单粒子效应对MOSFET器件的影响，人们采用SOI(Silicon OnInsulator)衬底来制备集成电路通过一介质层将MOSFET器件的有源区与硅衬底隔离，以减少辐射粒子引起的诱生电荷。但是随之而来的是产生较为严重的总剂量效应，表现为入射粒子在埋氧化层(Buried Oxide，BOX)逐渐诱发并积累了较多的氧化物陷阱电荷，以及在Si/SiO2界面处诱发相应的界面陷阱电荷，这些氧化物陷阱电荷和界面陷阱电荷总体上表现为正电荷，并对MOSFET器件的沟道施加额外的电场，使得沟道中的载流子浓度和能带结构发生变化，进而导致MOSFET器件的电学性能的改变，主要表现为阈值电压的漂移和漏电流的增大。
因此，如何改善高能量的粒子对MOSFET器件的辐射影响，确保MOSFET器件的品质，是目前亟待解决的技术问题。
发明内容
本发明提供一种MOSFET器件及其制造方法，用以解决现有技术中MOSFET器件已收到高能量粒子辐射影响的问题，以提高MOSFET器件的品质。
为了解决上述问题，本发明提供了一种MOSFET器件，包括：具有图形化的衬底，所述衬底包括底层硅以及覆盖于所述底层硅表面的埋氧化层，且所述衬底中包括通过刻蚀埋氧化层形成的凹槽；位于所述凹槽上方、且采用二维半导体材料制成的沟道区域；所述二维半导体材料为过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯。
优选的，还包括置于所述衬底与所述沟道区域之间的二维绝缘材料层。
优选的，所述二维绝缘材料层为单层氮化硼薄膜、多层氮化硼薄膜或经氟化处理的石墨烯薄膜。
优选的，所述凹槽是通过对所述埋氧化层进行反应离子刻蚀形成的。
为了解决上述问题，本发明还提供了一种MOSFET器件的制造方法，其特征在于，包括如下步骤：
提供衬底，所述衬底包括底层硅以及覆盖于所述底层硅表面的埋氧化层；
图形化所述衬底，以通过刻蚀埋氧化层形成凹槽；
采用二维半导体材料在所述凹槽上方形成沟道区域；所述二维半导体材料为过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯。
优选的，图形化所述衬底，以通过刻蚀埋氧化层形成凹槽之后还包括如下步骤：
在所述衬底表面覆盖二维绝缘材料层；
采用二维半导体材料在所述二维绝缘材料层表面、且与所述凹槽上方对应的位置形成沟道区域。
优选的，图形化所述衬底，以刻蚀埋氧化层形成凹槽的具体步骤包括：
采用光刻工艺在所述衬底表面定义沟道区域；
采用刻蚀工艺去除与所述沟道区域对应的全部或部分埋氧化层以形成凹槽。
优选的，所述刻蚀工艺为反应离子刻蚀工艺。
优选的，采用二维半导体材料在所述二维绝缘材料层表面、且与所述凹槽上方对应的位置形成沟道区域的具体步骤包括：
在所述二维绝缘材料层表面覆盖二维半导体材料层；
采用光刻工艺在所述二维半导体材料层表面定义有源区，采用刻蚀工艺清除所述有源区之外的二维半导体材料层，并对所述有源区进行离子掺杂，使得所述有源区中的沟道区域与所述凹槽对应；
在经过离子掺杂的有源区表面制造源极、漏极和栅极。
优选的，采用二维半导体材料在所述二维绝缘材料层表面、且与所述凹槽上方对应的位置形成沟道区域的具体步骤包括：
采用光刻工艺在所述二维绝缘层表面定义有源区，采用刻蚀工艺清除所述有源区之外的二维绝缘材料层，并对所述有源区进行离子掺杂，使得所述有源区中的沟道区域与所述凹槽对应；
在所述二维绝缘材料层表面覆盖二维半导体材料层，从而使得离子掺杂对所述二维半导体材料层表面进行修饰；
在所述二维半导体材料层表面、且与经过离子掺杂的有源区对应的位置制造源极、漏极和栅极。
优选的，所述二维半导体材料层采用如下步骤制造而成：
提供与所述衬底尺寸相等的基底；
在所述基底表面生长二维半导体薄膜；
采用薄膜转移工艺将所述二维半导体薄膜转移至所述二维绝缘材料层表面，以形成所述二维半导体材料层。
优选的，所述二维半导体材料层采用如下步骤制造而成：
采用化学气相沉积方式或者原子层沉积方式在所述二维绝缘材料层表面沉积二维半导体材料，以形成所述二维半导体材料层。
优选的，所述二维绝缘材料层为单层氮化硼薄膜、多层氮化硼薄膜或经氟化处理的石墨烯薄膜。
本发明提供的MOSFET器件及其制造方法，去除了衬底中与器件沟道区域对应的埋氧化层，形成了一种无背栅结构的MOSFET器件，在受到高能射线和高能粒子照射时杜绝了衬底中氧化物陷阱电荷和界面陷阱电荷的出现，避免了寄生背沟道的产生，使得MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能，提高了MOSFET器件的品质。
附图说明
附图1是本发明第一具体实施方式的MOSFET器件的结构示意图；
附图2是本发明第二具体实施方式的MOSFET器件的结构示意图；
附图3是本发明第三具体实施方式的MOSFET器件的制造方法的流程图；
附图4A-4I是本发明第三具体实施方式的MOSFET器件的制造方法的主要工艺示意图；
附图5A-5E是本发明第四具体实施方式的MOSFET器件的制造方法的主要工艺流程图。
具体实施方式
下面结合附图对本发明提供的MOSFET器件及其制造方法的具体实施方式做详细说明。
第一具体实施方式
本具体实施方式提供了一种MOSFET器件，附图1是本发明第一具体实施方式的MOSFET器件的结构示意图。如图1所示，本具体实施方式提供的MOSFET器件，包括：具有图形化的衬底，所述衬底包括底层硅111以及覆盖于所述底层硅表面的埋氧化层112，且所述衬底中包括通过刻蚀埋氧化层112形成的凹槽113；位于所述凹槽113上方、且采用二维半导体材料制成的沟道区域；所述二维半导体材料为过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯。优选的，所述凹槽113是通过对所述埋氧化层112进行反应离子刻蚀(Reactive Ion Etching，RIE)形成的。其中，所述埋氧化层112的具体材料可以是二氧化硅，也可是其他低介电常数的绝缘材料，本领域技术人员可以根据实际需要进行选择。本具体实施方式通过去除与所述沟道区域对应的埋氧化层112的结构，使得所述沟道区域与所述底层硅之间不是直接接触而是具有空隙，当所述MOSFET器件受到高能射线(例如伽马射线、X射线)或高能粒子(例如质子、α粒子)照射时，杜绝了在所述MOSFET器件的衬底中氧化物陷阱电荷和界面陷阱电荷的出现，避免了寄生背沟道的产生，使得MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能，提高了MOSFET器件的品质；而且相较于传统的MOSFET器件，本具体实施方式提供的MOSFET器件寄生电容更小，能够实现更高的开关频率。
所述二维半导体材料可以是直接在所述衬底表面生长形成的；也可以是预先准备与所述衬底尺寸相同、且表面生长了二维半导体薄膜的晶圆，通过薄膜转移工艺转移至所述衬底表面形成的。其中，在所述衬底表面直接生长所述二维半导体材料的具体方式，可以是化学气相沉积或者原子层沉积。
具体来说，在所述衬底表面覆盖二维半导体材料形成二维半导体材料层12之后，需要对二维半导体材料层12中的有源区域进行离子掺杂，以改变所述二维半导体材料层12的掺杂属性和掺杂浓度。离子掺杂可以采用如下方式形成：采用光刻工艺在所述二维半导体材料层表面定义MOSFET器件的有源区；根据所述MOSFET器件的具体类型(例如N型MOSFET器件或者P型MOSFET器件)来对所述有源区中的源漏区域和沟道区域分别进行离子掺杂。其中，掺杂离子的具体类型，本领域技术人员可以根据所述二维半导体材料层的具体材质进行选取，例如对于过渡金属硫族化合物构成的二维半导体材料层可以采用卤素离子进行N型离子掺杂。离子掺杂的具体方式可以采用如下三种中的一种：
1)低能量离子注入；
2)低能量等离子体(PLASMA)离子轰击被掺杂材料的表面；
3)在掺杂表面旋涂含有掺杂离子的溶胶，经过适当退火后，洗去掺杂溶胶，掺杂离子扩散入被掺杂材料中，完成掺杂；
4)将掺杂区域暴露在掺杂分子(或其他通过化学键修饰来对二维半导体材料进行掺杂的分子)溶液中一段时间，然后取出覆盖有二维半导体材料层的衬底，并使溶剂完全挥发。
在本具体实施方式中，所述二维半导体材料层12可以是构成单层二维半导体材料薄膜，也可以是由多层二维半导体薄膜构成，使得所述二维半导体材料层12的厚度可以数埃到数十纳米之间进行自由调控，以确保所述MOSFET器件为全耗尽型器件。
如图1所示，本具体实施方式提供的MOSFET器件中，在经掺杂的二维半导体材料层还包括源极13、漏极14、栅极15、栅氧层16和多晶硅层17。所述栅氧层16可以选用Si3N4、Al2O3、HfO2、TiO2、ZrO2、La2O3等具有高介电常数的绝缘材料。所述栅极15的具体材质可以根据所述MOSFET器件的实际需要选择具有相应功函数、晶粒尺寸和/或电阻率的金属材料或者合金材料。举例来说，所述栅极15可以通过依次沉积第一薄膜、第二薄膜构成，所述第一薄膜可以是TiN薄膜或TaN薄膜，所述第二薄膜可以是铝薄膜、铜薄膜、镍薄膜或钨薄膜。所述源极13、所述漏极14的具体材料可以根据所述MOSFET器件的实际需要选择具有相应功函数、晶粒尺寸和/或电阻率的金属材料或者合金材料。举例来说，所述源极13和所述漏极14的材料可以均为铝、钪或钼。
在本具体实施方式中，如图1所示，所述MOSFET器件的沟道区域正对所述凹槽113，且所述沟道区域的尺寸与所述凹槽113的尺寸相同。但是，本领域技术人员根据实际需要，例如当所选用的二维半导体材料的机械强度相对较大的情况下，也可以适当扩大所述凹槽113的尺寸，使得源极13和漏极14的部分区域也与所述凹槽113对应，这样有利于增强所述MOSFET器件的抗总剂量效应，进一步减少寄生电容的产生，提升MOSFET器件的工作频率。
在刻蚀埋氧化层形成凹槽的过程中，可以将与所述沟道区域对应的埋氧化层全部刻蚀掉而暴露出底层硅，也可以通过仅刻蚀部分埋氧化层来形成凹槽，只要使得所述沟道区域与衬底不是直接接触、而是形成空隙即可。具体来说，在刻蚀所述埋氧化层112形成所述凹槽113的过程中，若所述衬底中与所述沟道区域对应的埋氧化层在刻蚀前的厚度较厚，也可以不将所述凹槽113对应的埋氧化层完全刻蚀，而是使得所述凹槽113保留一定厚度的埋氧化层，这样仍可在所述沟道区域与所述底层硅之间具有空隙，从而消除氧化硅中的氧化物陷阱电荷和界面陷阱电荷等对器件的影响，同时可以减小器件的寄生电容；但是这种方式应以所述凹槽113中的缺陷电荷不会对所述MOSFET器件造成明显影响为前提。
本具体实施方式提供的MOSFET器件，去除了衬底中与器件沟道区域对应的埋氧化层，通过所述衬底中的凹槽使得所述MOSFET器件的沟道区域与所述衬底的底层硅之间形成了空隙，从而构成了一种无背栅结构的MOSFET器件，在受到高能射线和/或高能粒子照射时杜绝了衬底中氧化物陷阱电荷和界面陷阱电荷的出现，避免了寄生背沟道的产生，使得MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能，提高了MOSFET器件的品质。
第二具体实施方式
本具体实施方式提供了一种MOSFET器件，附图2是本发明第二具体实施方式的MOSFET器件的结构示意图。对于与第一具体实施方式相同之处，本具体实施方式不再赘述，以下主要叙述与所述第一具体实施方式的不同之处。
为了隔离所述埋氧化层112与MOSFET器件的有源区，以进一步提高MOSFET器件的品质，如图2所示，本具体实施方式提供的MOSFET器件还包括置于所述衬底与所述沟道区域之间的二维绝缘材料层28。具体来说，在所述衬底中形成凹槽213之后、并在所述衬底表面形成二维半导体材料层22之前，在所述埋氧化层212表面形成所述二维绝缘材料层28。优选的，所述二维绝缘材料层为28单层氮化硼薄膜、多层氮化硼薄膜或经氟化处理的石墨烯薄膜。
其中，所述二维绝缘材料层28可以是直接在所述衬底表面生长形成的；也可以是预先准备与所述衬底尺寸相同、且表面生长了二维绝缘薄膜的晶圆，通过薄膜转移工艺转移至所述衬底表面形成的。其中，在所述衬底表面直接生长所述二维绝缘材料层28的具体方式，可以是化学气相沉积或者原子层沉积。本具体实施方式中，所述二维绝缘材料层28可以是由1～10层的二维绝缘材料薄膜构成，本领域技术人员可以根据实际需要选择所述二维绝缘材料层28的具体厚度。
在本具体实施方式中，由于在所述衬底与所述二维半导体材料层22之间设置了所述二维绝缘材料层28，因此，对所述二维半导体材料层22进行离子掺杂的具体步骤有如下两种：
Ⅰ)在形成覆盖所述二维绝缘材料层28的二维半导体材料层22之后，采用光刻工艺在所述二维半导体材料层22表面定义有源区，并对所述有源区进行离子掺杂。
Ⅱ)采用光刻工艺在所述二维绝缘材料层28表面定义有源区、并对所述有源区进行离子掺杂之后，再在所述二维绝缘材料层28表面形成二维半导体材料层22。这种方式相当于在所述二维半导体材料层22与所述二维绝缘材料层28相对的界面处进行了离子掺杂。
第三具体实施方式
本具体实施方式提供了一种MOSFET器件的制造方法，附图4A-4I是本发明第三具体实施方式的MOSFET器件的制造方法的主要工艺示意图。如图4A-4I所示，本具体实施方式提供的MOSFET器件的制造方法，包括如下步骤：
步骤S31，提供衬底，所述衬底的结构如图4A所示。所述衬底包括底层硅411以及覆盖于所述底层硅411表面的埋氧化层412。其中，所述埋氧化层412的具体材料可以是二氧化硅，也可是其他低介电常数的绝缘材料，本领域技术人员可以根据实际需要进行选择。
步骤S32，图形化所述衬底，以通过刻蚀埋氧化层412形成凹槽413，形成如图4B所示的结构。具体来说，图形化所述衬底，以通过刻蚀埋氧化层412形成凹槽413的具体步骤包括：
(S32-1)采用光刻工艺在所述衬底表面定义沟道区域；
(S32-2)采用刻蚀工艺去除与所述沟道区域对应的埋氧化层412形成凹槽，从而图形化所述衬底。优选的，所述刻蚀工艺为反应离子刻蚀工艺。其中，在采用刻蚀工艺去除与所述沟道区域对应的埋氧化层412的过程中，可以将与所述沟道区域对应埋氧化层412全部刻蚀掉而暴露出底层硅，也可以仅通过刻蚀部分埋氧化层412来形成凹槽，只要使得所述沟道区域与衬底不是直接接触、而是形成有一空隙即可，从而消除氧化硅中的氧化物陷阱电荷和界面陷阱电荷等对器件的影响，同时可以减小器件的寄生电容。
步骤S33，采用二维半导体材料在所述凹槽413上方形成沟道区域。所述二维半导体材料为过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯。本具体实施方式通过去除与所述沟道区域对应的埋氧化层412的结构，从而在所述沟道区域与所述底层硅411之间形成空隙，当所述MOSFET器件受到高能射线(例如伽马射线、X射线)照射时，杜绝了衬底中氧化物陷阱电荷和界面陷阱电荷的出现，避免了寄生背沟道的产生，使得MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能提高了MOSFET器件的品质；而且相较于传统的MOSFET器件，本具体实施方式提供的MOSFET器件寄生电容更小，能够实现更高的开关频率。
为了隔离所述埋氧化层412与MOSFET器件的有源区，以进一步提高MOSFET器件的品质，优选的，图形化所述衬底，以通过刻蚀埋氧化层412形成凹槽413之后还包括如下步骤：
1)在所述衬底表面覆盖二维绝缘材料层48，结构如图4C所示。优选的，所述二维绝缘材料层为单层氮化硼薄膜、多层氮化硼薄膜或经氟化处理的石墨烯薄膜。其中，所述二维绝缘材料层48可以是直接在所述衬底表面生长形成的；也可以是预先准备与所述衬底尺寸相同、且表面生长了二维绝缘薄膜的晶圆，通过薄膜转移工艺转移至所述衬底表面形成的。其中，在所述衬底表面直接生长所述二维绝缘材料层48的具体方式，可以是化学气相沉积或者原子层沉积。本具体实施方式中，所述二维绝缘材料层48可以是由1～10层的二维绝缘材料薄膜构成，本领域技术人员可以根据实际需要选择所述二维绝缘材料层48的具体厚度。
2)在所述二维绝缘材料层48表面、且与所述凹槽413对应的位置形成沟道区域，所述沟道区域采用二维半导体材料制成。
本具体实施方式中为了形成最终的MOSFET器件，需要对二维半导体材料中的有源区域进行离子掺杂，以改变所述二维半导体材料的掺杂属性和掺杂浓度。离子掺杂的步骤可以采用如下两种方法：
离子掺杂的第一种方法具体包括如下步骤：
(1-1)在所述二维绝缘材料层48表面覆盖二维半导体材料层42，形成如图4D所示的结构。
(1-2)采用光刻工艺在所述二维半导体材料层42表面定义有源区，采用刻蚀工艺清除所述有源区之外的二维半导体材料层42，并对所述有源区进行离子掺杂，使得所述有源区中的沟道区域与所述凹槽413对应。其中，图4E是采用刻蚀工艺清除所述有源区之外的所述二维半导体材料层42之后的截面示意图，图4F是采用刻蚀工艺清除所述有源区之外的所述二维半导体材料层42之后的俯视结构示意图。其中，清除所述有源区之外的所述二维半导体材料层42的具体方法，可以是采用氧等离子体或者其他刻蚀气体进行刻蚀。在刻蚀非有源区域的所述二维半导体材料层42的过程中，应精确控制刻蚀功率与刻蚀时间，以避免将位于所述二维半导体层42的下方、且与所述有源区对应的二维绝缘材料层48刻蚀掉。经过离子掺杂之后的二维半导体材料层42的结构如图4G所示。
(1-3)在经过离子掺杂的有源区表面制造源极43、漏极44和栅极45，形成如图4I所示的结构。
离子掺杂的第二种方法包括如下步骤：
(2-1)采用光刻工艺在所述二维绝缘材料层48表面定义有源区，采用刻蚀工艺清除所述有源区之外的二维绝缘材料层48，并对所述有源区进行离子掺杂，使得所述有源区中的沟道区域与所述凹槽对应。
(2-2)在所述二维绝缘材料层48表面覆盖二维半导体材料层42，从而使得离子掺杂对所述二维半导体材料层42表面进行修饰。这种方式相当于在所述二维半导体材料层42与所述二维绝缘材料层48相对的界面处进行了离子掺杂。
(2-3)在所述二维半导体材料层表面、且与经过离子掺杂的有源区对应的位置制造源极43、漏极44和栅极45，最终形成的结构也如图4I所示。
在本具体实施方式中，所述MOSFET器件的沟道区域位于所述凹槽413上方正对所述凹槽413的位置，且所述沟道区域的尺寸与所述凹槽413的尺寸相同。但是，本领域技术人员根据实际需要，例如当所选用的二维半导体材料的机械强度相对较大的情况下，也可以适当扩大所述凹槽413的尺寸，使得源极43和漏极44的部分区域也与所述凹槽413对应，这样有利于增强所述MOSFET器件的抗总剂量效应，进一步减少寄生电容的产生，提升MOSFET器件的工作频率。
采用二维半导体材料在所述凹槽413上方形成沟道区域之后还包括如下步骤：如图4H所示，在经掺杂的二维半导体材料层42表面形成栅氧层46。其中，所述栅氧层46可以是通过原子层沉积方式在所述二维半导体材料层42表面形成。具体来说，在沉积所述栅氧层46的过程中，为了防止低能量等离子体对所述二维半导体材料层42造成破坏，应选用功率较小或者刻蚀作用较弱的沉积方案，例如采用水作为氧化剂，沉积氧化铝薄膜或者氧化铪薄膜。所述栅氧层46可以选用Si3N4、Al2O3、HfO2、TiO2、ZrO2、La2O3等具有高介电常数的绝缘材料。为了避免所述栅氧层46与所述栅极45之间的相互影响，优选的，在形成所述栅氧层46之后，制造源极43、漏极44和栅极45之前，形成覆盖所述栅氧层46的多晶硅层47。
离子掺杂的具体方式可以采用如下三种中的一种：
1)低能量离子注入；
2)低能量等离子体(PLASMA)离子轰击被掺杂材料的表面；
3)在掺杂表面旋涂含有掺杂离子的溶胶，经过适当退火后，洗去掺杂溶胶，掺杂离子扩散入被掺杂材料中，完成掺杂；
4)将掺杂区域暴露在掺杂分子(或其他通过化学键修饰来对二维半导体材料进行掺杂的分子)溶液中一段时间，然后取出覆盖有二维半导体材料层的衬底，并使溶剂完全挥发。
完成离子掺杂之后，制造源极43、漏极44和栅极45的步骤可以包括如下两种：一种是，采用金属沉积后光刻定义金属电极区域，并通过刻蚀形成源极43、漏极44和栅极45；另一种是，采用金属沉积前光刻定义金属电极区域，沉积金属薄膜后，通过Lift-Off(剥离)工艺形成源极43、漏极44和栅极45。
所述栅极45的具体材质可以根据所述MOSFET器件的实际需要选择具有相应功函数、晶粒尺寸和/或电阻率的金属材料或者合金材料。举例来说，所述栅极45可以通过依次沉积第一薄膜、第二薄膜构成，所述第一薄膜可以是TiN薄膜或TaN薄膜，所述第二薄膜可以是铝薄膜、铜薄膜、镍薄膜或钨薄膜。在完成所述栅极45的制备之后，还应该对非栅极区域进行光刻定义，并通过刻蚀工艺去除非栅极区域的栅氧层46与多晶硅层47。而且在刻蚀过程中，应根据实际情况设置具体的刻蚀条件，以避免对所述二维半导体材料层42造成损伤，优选采用无损伤的刻蚀方式，例如湿法刻蚀。
所述源极43、所述漏极44的具体材料可以根据所述MOSFET器件的实际需要选择具有相应功函数、晶粒尺寸和/或电阻率的金属材料或者合金材料。举例来说，所述源极43和所述漏极44的材料可以均为铝、钪或钼。
为了进一步消除界面态、材料缺陷，在完成所述源极43、所述漏极44和所述栅极45的制备之后，需要对MOSFET器件进行适当退火处理，退火的具体条件本领域技术人员可以根据实际需要进行调整，例如在N2或者H2环境、温度为200℃的条件下退火两小时。
在本具体实施方式中所述二维半导体材料层42可以采用如下两种方法形成：
a)形成所述二维半导体材料层42的第一种方法包括如下步骤：
(a-1)提供所述衬底尺寸相等的基底；
(a-2)在所述基底表面生长二维半导体薄膜；
(a-3)采用薄膜转移工艺将所述二维半导体薄膜转移至所述二维绝缘材料层48表面，以形成所述二维半导体材料层42。
b)形成所述二维半导体材料层42的第二种方法包括如下步骤：采用化学气相沉积方式或者原子层沉积方式在所述二维绝缘材料层48表面沉积二维半导体材料，以形成所述二维半导体材料层42。
在本具体实施方式中，所述二维半导体材料层42可以是构成单层二维半导体材料薄膜，也可以是由多层二维半导体薄膜构成，使得所述二维半导体材料层42的厚度可以数埃到数十纳米之间进行自由调控，以确保所述MOSFET器件为全耗尽型器件。
为了对所述MOSFET器件中的各种电子元件进行保护，在完成所述源极43、漏极44和栅极45的制备之后，还包括如下步骤：
A)在所述衬底表面沉积钝化层。其中，所述钝化层的具体材料可以是二氧化硅，也可以是其他低介电常数的绝缘材料。
B)对所述钝化层进行刻蚀，以暴露所述源极43、所述漏极44和所述栅极45，便于进行下一步的电路集成工艺或者基于少数器件的传感器的制备、测试等。
本具体实施方式提供的MOSFET器件的制造方法，去除了衬底中与器件沟道区域对应的埋氧化层，通过所述衬底中的凹槽使得所述MOSFET器件的沟道区域与所述衬底的底层硅之间形成了空隙，从而构成了一种无背栅结构的MOSFET器件，从而消除氧化硅中的氧化物陷阱电荷和界面陷阱电荷等对器件的影响，同时可以减小器件的寄生电容；在受到高能射线照射时杜绝了衬底中氧化物陷阱电荷和界面陷阱电荷的出现，避免了寄生背沟道的产生，使得MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能，提高了MOSFET器件的品质；且本具体实施方式的制造流程简单，不需要智能剥离(Smart-Cut)工艺、键合工艺等，降低了MOSFET器件的制造成本，提高了MOSFET器件的制造效率。
第四具体实施方式
本具体实施方式提供了一种MOSFET器件的制造方法，附图5A-5E是本发明第四具体实施方式的MOSFET器件的制造方法的主要工艺流程图。对于与第三具体实施方式相同之处，本具体实施方式不再赘述，以下主要叙述与第三具体实施方式的不同之处。
如图5A-5E所示，本具体实施方式提供的MOSFET器件的制造方法，包括如下步骤：
步骤S51，提供衬底，所述衬底包括底层硅以及覆盖于所述底层硅表面的埋氧化层512。
步骤S52，图形化所述衬底，以通过刻蚀埋氧化层形成凹槽513。
步骤S53，采用二维半导体材料在所述凹槽513上方形成沟道区域。
为了避免在所述MOSFET器件中产生寄生导电沟道，步骤S53的具体步骤包括：
(S53-1)在所述衬底表面覆盖二维半导体材料层52，形成如图5A所示的结构。此时，所述二维半导体材料层52覆盖住所述凹槽513。
(S53-2)采用光刻工艺在所述二维半导体材料层52表面定义有源区，并采用刻蚀工艺清除所述有源区之外的二维半导体材料层52，形成如图5B所示的结构。
(S53-3)采用光刻工艺在所述有源区中定义第一处理区域521和第二处理区域522，且所述第一处理区域521和所述第二处理区域522位于所述MOSFET器件沟道区域的相对两端，如图5C所示；并向所述第一处理区域521和第二处理区域522注入预定元素，使得所述第一处理区域521和所述第二处理区域522的二维半导体材料变为二维绝缘材料层，最终分别形成如图5D所示的第一绝缘区域541和第二绝缘区域542。在对所述第一处理区域521和所述第二处理区域522注入预定元素的过程中，可以通过掩膜版53对所述二维半导体材料层52的其他区域进行遮挡，以仅暴露出所述第一处理区域521和所述第二处理区域522。其中，所述预定元素可以是但不限于氩、氟、氧、碳，本领域技术人员可以根据实际需要进行选取。
(S53-4)对所述有源区进行离子掺杂，以形成如图5E所示的沟道区域55、源极区域56和漏极区域57，其中，所述沟道区域55与所述凹槽513对应。
为了进一步对不需要进行预定元素注入的二维半导体材料层进行保护，在所述步骤(S53-3)之前，还包括如下步骤：在所述二维半导体材料层52表面沉积一钝化层。在形成钝化层之后，再在所述钝化层表面定义第一处理区域和第二处理区域，并在预定元素注入的过程中，使得所述预定元素穿过所述钝化层、并最终注入到与所述第一处理区域和第二处理区域对应的二维半导体材料层中；在完成元素注入之后，再将所述钝化层腐蚀掉。
本具体实施方式的MOSFET器件的制造方法，通过将所述沟道区域相对两端的二维半导体材料变为二维绝缘材料，避免了在所述MOSFET器件中形成寄生导电沟道，进一步提高了MOSFET器件的质量。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.一种MOSFET器件，其特征在于，包括：
具有图形化的衬底，所述衬底包括底层硅以及覆盖于所述底层硅表面的埋氧化层，且所述衬底中包括通过刻蚀埋氧化层形成的凹槽；
位于所述凹槽上方、且采用二维半导体材料制成的二维半导体材料层，所述二维半导体材料层中包括与所述凹槽位置对应的沟道区域，使得所述MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能；所述二维半导体材料为过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯；所述二维半导体材料层由多层二维半导体薄膜构成，以确保所述MOSFET器件为全耗尽型器件；
位于所述埋氧化层上方、且采用所述二维半导体材料制成的源漏区域，所述源漏区域与所述沟道区域同层设置；
置于所述衬底与所述沟道区域之间的二维绝缘材料层，所述二维绝缘材料层由1层～10层的二维绝缘材料薄膜构成，所述二维半导体材料层是通过化学气相沉积或者原子层沉积方式于所述二维绝缘材料层表面形成，所述二维半导体材料层与所述二维绝缘材料层相对的界面处进行了离子掺杂。
2.根据权利要求1所述的MOSFET器件，其特征在于，所述二维绝缘材料层为单层氮化硼薄膜、多层氮化硼薄膜或经氟化处理的石墨烯薄膜。
3.根据权利要求1所述的MOSFET器件，其特征在于，所述凹槽是通过对所述埋氧化层进行反应离子刻蚀形成的。
4.一种MOSFET器件的制造方法，其特征在于，包括如下步骤：
提供衬底，所述衬底包括底层硅以及覆盖于所述底层硅表面的埋氧化层；
图形化所述衬底，以通过刻蚀埋氧化层形成凹槽；
在所述衬底表面覆盖二维绝缘材料层，所述二维绝缘材料层由1层～10层的二维绝缘材料薄膜构成；
采用二维半导体材料在二维绝缘材料层表面形成二维半导体材料层，所述二维半导体材料层包括位于所述凹槽上方对应位置的沟道区域、以及位于所述埋氧化层上方的源漏区域，使得所述MOSFET器件同时具有抗单粒子效应的性能和抗总剂量效应的性能，所述源漏区域与所述沟道区域同层设；所述二维半导体材料为过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯，所述二维半导体材料层是通过化学气相沉积或者原子层沉积方式于所述二维绝缘材料层表面形成，所述二维半导体材料层与所述二维绝缘材料层相对的界面处进行了离子掺杂。
5.根据权利要求4所述的MOSFET器件的制造方法，其特征在于，图形化所述衬底，以通过刻蚀埋氧化层形成凹槽的具体步骤包括：
采用光刻工艺在所述衬底表面定义沟道区域；
采用刻蚀工艺去除与所述沟道区域对应的全部或部分埋氧化层以形成凹槽。
6.根据权利要求5所述的MOSFET器件的制造方法，其特征在于，所述刻蚀工艺为反应离子刻蚀工艺。
7.根据权利要求4所述的MOSFET器件的制造方法，其特征在于，采用二维半导体材料在所述二维绝缘材料层表面、且与所述凹槽上方对应的位置形成沟道区域的具体步骤包括：
采用光刻工艺在所述二维绝缘材料 层表面定义有源区，采用刻蚀工艺清除所述有源区之外的二维绝缘材料层，并对所述有源区进行离子掺杂，使得所述有源区中的沟道区域与所述凹槽对应；
在所述二维绝缘材料层表面覆盖二维半导体材料层，从而使得离子掺杂对所述二维半导体材料层表面进行修饰；
在所述二维半导体材料层表面、且与经过离子掺杂的有源区对应的位置制造源极、漏极和栅极。
8.根据权利要求4所述的MOSFET器件的制造方法，其特征在于，所述二维绝缘材料层为单层氮化硼薄膜、多层氮化硼薄膜或经氟化处理的石墨烯薄膜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711339158.1A CN109962106B (zh) | 2017-12-14 | 2017-12-14 | Mosfet器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711339158.1A CN109962106B (zh) | 2017-12-14 | 2017-12-14 | Mosfet器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109962106A CN109962106A (zh) | 2019-07-02 |
| CN109962106B true CN109962106B (zh) | 2022-10-14 |
Family
ID=67017987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711339158.1A Active CN109962106B (zh) | 2017-12-14 | 2017-12-14 | Mosfet器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109962106B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105390495A (zh) * | 2015-12-29 | 2016-03-09 | 中国科学院上海微系统与信息技术研究所 | 一种基于绝缘体岛上硅衬底的cmos器件结构及制备方法 |
| CN107275398A (zh) * | 2017-05-04 | 2017-10-20 | 中国科学院微电子研究所 | 一种悬浮石墨烯‑硅异质结晶体管结构及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5350655B2 (ja) * | 2007-04-27 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN105633001A (zh) * | 2015-12-29 | 2016-06-01 | 中国科学院上海微系统与信息技术研究所 | 一种绝缘体岛上硅衬底材料及其制备方法 |
| CN105633084A (zh) * | 2015-12-29 | 2016-06-01 | 中国科学院上海微系统与信息技术研究所 | 一种基于绝缘体岛上硅衬底的cmos器件结构及制备方法 |
| US9899527B2 (en) * | 2015-12-31 | 2018-02-20 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with gaps |
-
2017
- 2017-12-14 CN CN201711339158.1A patent/CN109962106B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105390495A (zh) * | 2015-12-29 | 2016-03-09 | 中国科学院上海微系统与信息技术研究所 | 一种基于绝缘体岛上硅衬底的cmos器件结构及制备方法 |
| CN107275398A (zh) * | 2017-05-04 | 2017-10-20 | 中国科学院微电子研究所 | 一种悬浮石墨烯‑硅异质结晶体管结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109962106A (zh) | 2019-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9373507B2 (en) | Defective P-N junction for backgated fully depleted silicon on insulator mosfet | |
| JP5427148B2 (ja) | 半導体装置 | |
| US11075284B2 (en) | Semiconductor structure and forming method thereof | |
| JP2004111900A (ja) | 超微細ｓｏｉｍｏｓｆｅｔ及びその製造方法 | |
| CN109935628B (zh) | 基于图形化soi衬底的抗辐照晶体管及其制作方法 | |
| JP5645766B2 (ja) | ＧａＮベースの薄膜トランジスタの製造方法 | |
| TWI509808B (zh) | 半導體裝置及其製造方法 | |
| TW201448171A (zh) | 包含具有應力通道區之電晶體的設備及其形成方法 | |
| US20150349045A1 (en) | Integrated circuit and method of fabricating the same | |
| CN107994076A (zh) | 沟槽栅超结器件的制造方法 | |
| TW480649B (en) | SOI MOSFETS exhibiting reduced floating-body effects | |
| JPS6243549B2 (zh) | ||
| US8063439B2 (en) | Semiconductor device and fabrication method thereof | |
| CN111986996B (zh) | 改善自热效应的soi器件及其制备方法 | |
| EP4270490A1 (en) | Mosfet device and manufacturing method therefor | |
| US6410377B1 (en) | Method for integrating CMOS sensor and high voltage device | |
| CN109962106B (zh) | Mosfet器件及其制造方法 | |
| US10121878B1 (en) | LDMOS finFET structures with multiple gate structures | |
| US11682725B2 (en) | Semiconductor device with isolation layer | |
| CN109285778B (zh) | 半导体器件及其形成方法 | |
| US8586432B2 (en) | Method for manufacturing vertical-channel tunneling transistor | |
| CN115662902A (zh) | 沟槽型场效应晶体管的制作方法 | |
| TWI240414B (en) | A double-gate field effect transistor (DGFET) structure and method of forming such a structure | |
| US10679905B2 (en) | Semiconductor structures and fabrication methods thereof | |
| TWI529927B (zh) | 超級接面功率元件之主動晶胞結構及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |