CN111986996B - 改善自热效应的soi器件及其制备方法 - Google Patents

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Abstract

本发明提供一种改善自热效应的SOI器件及其制备方法，制备包括：提供具有空腔结构的半导体衬底，空腔结构位于顶半导体层中并显露绝缘层，制备包覆空腔结构的有源区，制备栅极结构，源漏区及源漏电极。本发明采用含有纳米级空腔的SOI衬底，空腔结构位于顶半导体层中，有效减少空腔体积，空腔在沟道长度方向为纳米级尺寸，不会明显阻挡器件的散热路径，与含有大尺寸空腔的器件相比，减缓了自热效应。空腔上方顶半导体层理论上可以达到2nm厚度同时保证顶层硅不发生破损，沟道可以被栅电极全耗尽，有效抑制浮体效应。空腔位于顶半导体层中且与绝缘层接触，绝缘层中的寄生电荷不能在顶半导体层底部引入寄生沟道，有效抑制总剂量辐射效应。

Description

改善自热效应的SOI器件及其制备方法
技术领域
本发明属于半导体器件设计及制造领域，特别是涉及一种改善自热效应的SOI器件及其制备方法。
背景技术
在半导体衬底内部制备空腔，空腔可以起到绝缘等作用，半导体功能器件可以制备在空腔上，可以保持器件良好的亚阈值等特性。例如，为了提高集成电路芯片的性能和性能价格比，缩小器件特征尺寸从而提高集成度是一个主要的途径。但随着器件体积的缩小，功耗与漏电流成为最关注的问题。绝缘体上硅SOI(Silicon-On-Insulator)结构因能很好地抑制短沟效应，并提高器件按比例缩小的能力，已成为深亚微米MOS器件的优选结构。随着SOI技术的不断发展，研究人员开发出一种新型的晶体管结构-SON(Silicon onnothing)晶体管。SON通过“空洞”结构在沟道下形成局域的绝缘体上硅，SON技术是降低SOI器件短沟等效应的一种方法。与SO1器件相比，SON器件去除了沟道下方的埋氧层，减少了顶层硅底部的界面态，减少了埋氧层中体电荷对沟道导电特性的影响，减少了沟道与衬底之间的寄生电容，同时使器件具有良好的抗总剂量辐射能力。SON器件相比于SOI器件，由于去除了背部电荷、电容影响，对短沟道效应的抑制能力有一定增强。另外，基于SOI衬底的晶体管具有良好的抗单粒子效应，但由于SOI结构中，绝缘层在高能粒子入射时，容易累积较多的正电荷，该正电荷在SOI顶层硅中引起了寄生导电沟道，从而引入了漏电流，使器件的电学性能发生漂移，产生总剂量效应，是辐照环境下SOI晶体管失效的主要原因。
然而，对于含有内嵌空腔的SOI MOSFET器件，可将其用于抗辐照领域。但其空腔的全部或部分位于沟道下方，该空腔可以是真空环境或填充有某种气体，其隔热性较强。顶层硅沟道处的散热性能变差。考虑到MOSFET中，沟道区域是热量的主要产生区域，对于图47所示的器件，容易产生自热效应。对于上述器件，当顶层硅较厚(超过30nm左右)时，顶层硅不能被栅电极完全耗尽，沟道下方存在体区，容易出现浮体效应。
因此，如何提供一种改善自热效应的SOI器件及其制备方法，以解决现有技术中的上述技术问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善自热效应的SOI器件及其制备方法，用于解决现有技术中具有空腔结构的衬底的器件容易产生自热效应，且器件的浮体效应以及总剂量辐射效应难以得到有效改善等问题。
为实现上述目的及其他相关目的，本发明提供一种改善自热效应的SOI器件的制备方法，所述制备方法包括如下步骤：
提供具有空腔结构的半导体衬底，所述半导体衬底自下而上包括底衬底、绝缘层以及顶半导体层，并于所述半导体衬底表面所在的平面内定义相互垂直的第一方向及第二方向，所述空腔结构位于所述顶半导体层中并显露所述绝缘层，所述空腔结构的特征尺寸为纳米级，所述空腔结构沿所述第一方向上具有第一尺寸，所述空腔结构沿所述第二方向上具有第二尺寸，所述第二尺寸大于所述第一尺寸；
刻蚀所述顶半导体层，以形成包覆所述空腔结构的有源区；
于所述有源区上形成栅介质材料层及栅金属材料层并进行刻蚀以形成栅极结构，所述栅极结构对应位于所述空腔结构上；
对所述有源区进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区，所述源极区及所述漏极区沿所述第一方向排布；以及
对应所述源极区及所述漏极区分别制备源极电极及漏极电极。
可选地，所述空腔结构的顶部与所述顶半导体层上表面之间的距离的介于2nm-60nm之间，所述空腔结构的特征尺寸介于5nm-20nm之间；所述空腔结构沿所述第二方向上，各边距离所述顶层硅的边缘的距离介于9nm-11nm之间。
可选地，沿所述第二方向上，所述栅极结构的尺寸大于所述有源区的尺寸。
可选地，形成所述源极区及所述漏极区之前还包括步骤：
形成所述栅介质材料层及所述栅金属材料层后，刻蚀所述栅金属材料层形成栅极层；
以所述栅极层为掩膜并基于所述栅介质材料层对所述有源区进行离子注入，以在所述栅极层两侧形成LDD掺杂区结构；
刻蚀所述栅介质材料层，以于所述栅极层下方形成栅介质层，得到所述栅极结构。
可选地，形成所述栅极结构之后且在形成所述源极区及所述漏极区之前还包括步骤：于所述栅极结构的侧面制作栅极侧墙。
可选地，形成所述栅极侧墙之后且在形成所述源极区及所述漏极区之前还包括步骤：以所述栅极结构及所述栅极侧墙为掩膜对所述有源区进行离子注入，以在所述栅极结构两侧形成晕环结构，所述晕环结构包裹或不包裹所述空腔结构。
可选地，形成有源区后还包括在有源区周围制备隔离结构的步骤，形成所述隔离结构的步骤包括：在形成有所述有源区的结构上形成介质材料层；通过化学机械研磨工艺去除所述有源区上的所述介质材料层，得到位于所述有源区侧部的所述隔离结构。
可选地，所述栅极结构下方的所述空腔结构的数量为至少两个，各所述空腔结构沿所述第一方向间隔排布。
可选地，所述制备方法还包括：在制备所述栅极结构前制备漏电屏蔽结构，所述漏电屏蔽结构的制备包括：于形成有所述有源区的结构上制备图形化掩膜层，所述图形化掩膜层在所述第二方向上对应所述有源区的端部具有注入窗口；基于所述注入窗口对所述有源区进行离子注入以形成离子掺杂区，且所述离子掺杂区在所述第二方向上的宽度大于所述有源区与所述绝缘层交叠的区域的宽度，所述离子掺杂区构成所述漏电屏蔽结构，其中，所述离子注入的掺杂离子类型与所述顶半导体层的离子掺杂类型相同，且所述离子注入的掺杂离子浓度大于所述顶半导体层的掺杂离子浓度的两个数量级以上。
可选地，所述预设剥离层与需要形成的所述空腔结构之间具有预设距离，所述预设距离依据所述空腔结构设定，其中，所述设定方式包括所述预设距离大于所述空腔结构的空腔特征尺寸的1/8。
可选地，所述空腔特征尺寸的定义方式包括：定义所述空腔结构上方平行于所述空腔结构表面的二维平面；在所述二维平面内，所述空腔结构上方具有若干选定点；对于每一所述选定点，具有经过所述选定点的若干条直线；每一条所述直线与所述空腔结构的边缘之间具有至少两个接触点，选择经过所述选定点的所述直线延伸的两个方向分别与所述选定点近邻的第一接触点及第二接触点，所述第一接触点与所述第二接触点之间的距离定义为空腔尺寸；基于经过每一所述选定点的若干所述直线得到最小的所述空腔尺寸；基于所述空腔结构上方的若干所述选定点，选取所有所述空腔尺寸中的最大值，获得所述空腔特征尺寸。
可选地，形成所述具有空腔结构的半导体衬底的方法包括：
提供第一基底，包括待剥离衬底及形成在所述待剥离衬底上的第一介质层；
于所述第一介质层上形成第一牺牲层，所述第一牺牲层包括若干间隔排布的第一牺牲单元及显露所述第一介质层的第一开口，所述第一开口定义需要形成的空腔结构的位置；
于所述第一牺牲单元的侧壁上形成侧墙结构，并于所述侧墙结构之间显露的所述第一介质层表面形成第二牺牲层，所述第二牺牲层包括若干个间隔排布的第二牺牲单元，所述第二牺牲单元填充满所述第一开口，所述侧墙结构的宽度定义所述空腔结构的宽度；
对所述第一基底进行离子注入，以在所述待剥离衬底中形成预设剥离层；
去除所述侧墙结构及所述侧墙结构下方对应的所述第一介质层以形成第一凹槽；
去除所述第一牺牲层及所述第二牺牲层，并基于所述第一凹槽向下刻蚀所述待剥离衬底以形成第二凹槽，所述第二凹槽的底部高于所述预设剥离层；
提供第二基底，所述第二基底包括所述底衬底及所述绝缘层，将所述第一基底形成有所述第二凹槽的一侧与所述第二基底形成有所述绝缘层的一侧相键合，得到初始键合结构，所述第二凹槽构成所述空腔结构；
沿所述预设剥离层剥离所述第一基底，将所述第一基底的一部分转移至所述第二基底上，在所述第二基底上形成所述顶半导体层，以得到由所述第二基底以及所述顶半导体层构成的具有空腔结构的SOI衬底。
可选地，形成所述具有空腔结构的半导体衬底的方法包括：
提供第一基底，所述第一基底包括第一衬底及形成于所述第一衬底上的第一介质层；
于所述第一基底上形成至少一个叠层结构，所述叠层结构自下而上包括下牺牲材料层、牺牲介质层以及上牺牲材料层；
对所述上牺牲材料层图形化形成上牺牲层，所述上牺牲层包括若干个间隔排布的上牺牲单元及显露所述牺牲介质层的上开口，所述上开口定义需要形成的空腔结构的位置；
于所述上牺牲单元的侧壁上形成辅助侧墙，并于所述辅助侧墙之间显露的所述牺牲介质层表面形成辅助牺牲层，所述辅助牺牲层填充所述上开口，其中，所辅助侧墙的厚度定义需要形成的所述空腔结构的宽度；
对所述第一基底进行离子注入，以在所述第一衬底中形成预设剥离层；
去除所述辅助侧墙及所述辅助侧墙下方对应的所述牺牲介质层以形成第一辅助凹槽；
去除所述辅助牺牲层及所述上牺牲层，并基于所述第一辅助凹槽向下刻蚀所述叠层结构以形成第二辅助凹槽，所述第二辅助凹槽显露所述第一介质层；
去除所述牺牲介质层并基于所述第二辅助凹槽刻蚀所述第一介质层形成第三辅助凹槽，所述第三辅助凹槽显露所述第一衬底；
去除所述下牺牲层并基于所述第三辅助凹槽刻蚀所述第一衬底形成凹槽结构，所述凹槽结构的底部高于所述预设剥离层；
提供第二基底，将所述第一基底形成有所述凹槽结构的一面与所述第二基底相键合，得到初始键合结构，所述凹槽结构构成所述空腔结构；
沿所述预设剥离层剥离所述第一基底，将所述第一基底的一部分转移至所述第二基底上，以在所述第二基底上形成转移衬底膜层，得到由所述第二基底以及所述转移衬底膜层构成的具有空腔结构的SOI衬底。
可选地，提供的所述具有空腔结构的半导体衬底的制备过程中包括步骤：在所述第一基底中制作对准凹槽结构，以使所述栅极结构对准所述第一基底中的所述空腔结构。
可选地，所述具有空腔结构的半导体衬底的制备方法还包括步骤：对所述第一基底进行阱掺杂以及阈值电压调节掺杂，其中，进行所述阱掺杂的过程中，形成的掺杂区域包裹所述空腔结构。
本发明还提供一种改善自热效应的SOI器件，所述改善自热效应的SOI器件优选采用本发明提供的改善自热效应的SOI器件的制备方法制备得到，当然，也可以采用其他方法制备得到，其中，所述SOI器件包括：
具有空腔结构的半导体衬底，自下而上包括底衬底、绝缘层以及顶半导体层，所述空腔结构位于所述顶半导体层中并显露所述绝缘层，所述顶半导体层包括包覆所述空腔结构的有源区，所述半导体衬底表面所在的平面内定义有相互垂直的第一方向及第二方向，所述空腔结构沿所述第一方向上具有第一尺寸，所述空腔结构沿所述第二方向上具有第二尺寸，所述第二尺寸大于所述第一尺寸，所述空腔结构的特征尺寸为纳米级；
栅极结构，形成在所述有源区上，且与所述空腔结构上下对应；
源极区及漏极区，分别形成在所述栅极结构的两侧的所述有源区中，所述源极区及所述漏极区沿所述第一方向排布；以及
源极电极及漏极电极，分别制备在所述源极区及所述漏极区上。
可选地，所述栅极结构两侧形成有LDD掺杂区结构及晕环结构，所述晕环结构包裹或不包裹所述空腔结构。
可选地，沿所述第二方向上，所述有源区的端部还形成有离子掺杂区，所述离子掺杂区的掺杂离子类型与所述顶半导体层的离子掺杂类型相同，且所述离子注入的掺杂离子浓度大于所述顶半导体层的掺杂离子浓度的两个数量级以上，所述离子掺杂区构成漏电屏蔽结构。
可选地，所述空腔结构的顶部与所述顶半导体层上表面之间的距离的介于2nm-60nm之间，所述空腔结构的特征尺寸介于5nm-20nm之间；所述空腔结构沿所述第二方向上，各边距离所述顶层硅的边缘的距离介于9nm-11nm之间。
如上所述，本发明的改善自热效应的SOI器件及其制备方法，采用含有纳米级空腔的SOI衬底，空腔结构位于顶半导体层中，可有效减少空腔体积，增加散热通路，减少自热效应。空腔特征尺寸为纳米级，空腔上方顶半导体层理论上可以达到2nm厚度，同时保证顶层硅不发生破损。当空腔长度较长，距离顶层硅表面少于30nm时，该MOSFET沟道可以被栅电极全耗尽，可有效抑制浮体效应。由于空腔位于顶半导体层中且与绝缘层接触，绝缘层中的寄生电荷不能在顶半导体层底部引入寄生沟道，从而可以有效抑制总剂量辐射效应。
附图说明
图1显示为本发明的改善自热效应的SOI器件的制备工艺流程图。
图2-20显示为本发明的改善自热效应的SOI器件的制备的各步骤得到的结构示意图。
图21-32显示为本发明的改善自热效应的SOI器件的具有空腔结构的半导体衬底的制备的一种示例的各步骤得到的结构示意图。
图33-46显示为本发明的改善自热效应的SOI器件的具有空腔结构的半导体衬底的制备的一种示例的各步骤得到的结构示意图。
图47显示为现有技术中含有内嵌空腔的SOIMOSFET器件的散热性能路径。
图48示意出预设剥离层形成过程中的具有长方形形状的空腔结构的空腔特征尺寸。
图49-59显示为本发明的改善自热效应的SOI器件的具有空腔结构的半导体衬底的制备的另外一种示例的各步骤得到的结构示意图。
图60显示为设置多个空腔结构的半导体衬底以及将栅极结构制备在其上的示意图。
图61显示为将栅极结构制备在图49-59所示示例中所得到的衬底上的示意图。
元件标号说明
100 半导体衬底
101 底衬底
102 绝缘层
103 顶半导体层
104 空腔结构
105 有源区
105a、105b 漏电屏蔽结构
106 栅介质材料层
107 栅金属材料层
108 栅极层
109 栅极侧墙
110 源极区
111 漏极区
112 LDD掺杂区结构
113 晕环结构
S1～S5 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种改善自热效应的SOI器件的制备方法，所述制备方法包括如下步骤：
S1：提供具有空腔结构的半导体衬底，所述半导体衬底自下而上包括底衬底、绝缘层以及顶半导体层，并于所述半导体衬底表面所在的平面内定义相互垂直的第一方向及第二方向，所述空腔结构位于所述顶半导体层中并显露所述绝缘层，所述空腔结构的特征尺寸为纳米级，所述空腔结构沿所述第一方向上具有第一尺寸，所述空腔结构沿所述第二方向上具有第二尺寸，所述第二尺寸大于所述第一尺寸；
S2：刻蚀所述顶半导体层，以形成包覆所述空腔结构的有源区；
S3：于所述有源区上形成栅介质材料层及栅金属材料层并进行刻蚀以形成栅极结构，所述栅极结构对应位于所述空腔结构上；
S4：对所述有源区进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区，所述源极区及所述漏极区沿所述第一方向排布；以及
S5：对应所述源极区及所述漏极区分别制备源极电极及漏极电极。
下面将结合附图详细说明本发明的改善自热效应的SOI器件的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的改善自热效应的SOI器件的制备方法的制备顺序，本领域技术人员可以依据实际工艺进行步骤顺序之间的改变，例如，可以采用栅极先制备(Gate-First)的方式也可以采用栅极后制备(Gate-Last)的方式。其中，图1仅示出了本发明一种示例中的改善自热效应的SOI器件的制备方法的制备步骤。
首先，如图1中的S1及图2-4所示，进行步骤S1，提供具有空腔结构104的半导体衬底100，所述半导体衬底100自下而上包括底衬底101、绝缘层102以及顶半导体层103，并于所述半导体衬底100表面所在的平面内定义相互垂直的第一方向(x方向)及第二方向(y方向)，所述空腔结构104位于所述顶半导体层103中并显露所述绝缘层102，所述空腔结构104的特征尺寸为纳米级，所述空腔结构104沿所述第一方向上具有第一尺寸，所述空腔结构沿所述第二方向上具有第二尺寸，所述第二尺寸大于所述第一尺寸。另外，所述空腔结构在第二方向上的尺寸应尽量接近所述顶层硅在第二方向上的尺寸，同时保证被顶层硅密覆盖，形成密闭结构。其中，本发明的所述SOI器件中，其半导体衬底中的所述空腔结构104采用纳米级空腔，且所述空腔结构104形成在所述顶半导体层(如SOI衬底的顶层硅)103中，可有效减少空腔体积，增加散热通路，减少自热效应。进一步，所述空腔结构104位于所述顶半导体层103中，且显露所述绝缘层102，与所述绝缘层(如SOI衬底的埋氧层)102接触，所述绝缘层102中的寄生电荷不能在所述顶半导体层103底部引入寄生沟道，从而可以有效抑制总剂量辐射效应。
具体的，所述半导体衬底100还可以包括其他材料层。所述底衬底101可以是由单层材料层构成衬底，也可以是由叠层材料层结构构成的衬底，依据实际需求选择。在一示例中，所述底衬底101可以为Si、Ge、GaN、SiC、AsGa、AlGaN、Ga2O3、InP材料层，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他晶体半导体，并不局限于此。另外，所述绝缘层102可以为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥以及其它绝缘介质，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他绝缘牺牲介质层，并不局限于此。所述绝缘层102可以但不限于采用热氧化的方式形成在所述底衬底101上。此外，所述顶半导体层103可以为Si、Ge、GaN、SiC、AsGa、AlGaN、Ga2O3、InP材料层，也可以上述材料层中的两者及其以上的组合。当然，还可以为其他晶体半导体，并不局限于此。所述顶半导体层103可以是通过键合的方式形成在绝缘层102上的结构层。
作为示例，所述空腔结构104的顶部与所述顶半导体层103上表面之间的距离的介于2nm-60nm之间，例如，可以是5nm、8nm、10nm、15nm、20nm、25nm、30nm、50nm，也即所述空腔结构104上方的所述顶半导体层103的厚度，使该区域顶层硅可以被全耗尽，同时能去除浮体效应。所述空腔结构104的特征尺寸介于5nm-20nm之间，例如，可以是8nm、10nm、15nm、18nm；水平方向上，空腔结构宽度范围：2～100nm，优选10nm、15nm、20nm，使顶层硅剥离层厚度更容易满足小于1/8凹槽宽度要求，使沟道向下散热通路更多(未被凹槽占用)。空腔结构在第二方向上的尺寸小于有源区顶层硅尺寸，以被顶层硅完全封闭。优选地，所述空腔结构沿所述第二方向上，各边距离所述顶层硅的边缘的距离介于9nm-11nm之间，优选为10nm。其中，当所述顶半导体层103(如顶层硅)较厚(超过30nm左右)时，顶层硅不能被栅电极完全耗尽，沟道处存在体区，容易出现浮体效应，而本发明中，所述空腔结构的空腔特征尺寸为纳米级(优选地，该尺寸为10nm)，空腔上方顶层硅理论上可以达到2nm厚度，同时保证顶层硅不发生破损。当空腔长度较长，当空腔在Z方向(与X和Y方向所在平面垂直的方向)上高度较高，使顶层硅上表面距空腔上表面小于30nm时，该MOSFET沟道可以被栅电极全耗尽，可有效抑制浮体效应。还需要说明的是，本发明的所述空腔结构104的顶部与所述顶半导体层103上表面之间的距离的获得可以基于本发明在所述半导体衬底100制备中所采用的工艺。
作为示例，所述空腔特征尺寸的定义方式包括：定义所述空腔结构上方平行于所述空腔结构表面的二维平面；在所述二维平面内，所述空腔结构上方具有若干选定点；对于每一所述选定点A，具有经过所述选定点的若干条直线；每一条所述直线与所述空腔结构的边缘之间具有至少两个接触点，选择经过所述选定点的所述直线延伸的两个方向分别与所述选定点近邻的第一接触点A’及第二接触点A”，所述第一接触点与所述第二接触点之间的距离定义为空腔尺寸；基于经过每一所述选定点的若干所述直线得到最小的所述空腔尺寸；基于所述空腔结构上方的若干所述选定点，选取所有所述空腔尺寸中的最大值，获得所述空腔特征尺寸，参见图48所示。
接着，如图1中的S2及图5-8所示，进行步骤S2，刻蚀所述顶半导体层103，可以采用光刻刻蚀工艺进行，以形成包覆所述空腔结构104的有源区105。所述有源区105的形状可以依据实际需求进行刻蚀，所述有源区105形成在所述空腔结构104的顶部及侧壁，且还有一部分与所述绝缘层102有部分交叠以完全覆盖所述空腔结构104。所述空腔结构104不与外界环境连通，可保持所述空腔结构104的真空状态或较低气压状态，且可以使得所述空腔结构104内的气体种类不变，例如，所述空腔结构104内的气体可以为氮气、惰性气体等。
作为示例，如图8所示，形成所述有源区105用于后续制备所述漏电屏蔽结构105a和105b。其中，在形成所述有源区105时，沿所述第二方向上，对应所述空腔结构104的位置还有一部分凸出，即形成了十字型的所述有源区105。基于这一形状的所述有源区105制备所述漏电屏蔽结构105a、105b的步骤包括：
于形成有所述有源区105的结构上制备图形化掩膜层(图中未示出)，所述图形化掩膜层在所述第二方向上对应所述有源区105的端部具有注入窗口；基于所述注入窗口对所述有源区105进行离子注入以形成离子掺杂区，且所述离子掺杂区在所述第二方向上的宽度大于所述有源区105与所述绝缘层102交叠的区域的宽度，所述离子掺杂区构成所述漏电屏蔽结构105a、105b。在一示例中，所述离子掺杂区自所述有源区105在所述第二方向上的端部延伸至所述空腔结构104的上方，并于所述空腔结构104有一定的交叠区域。可选地，这一交叠区域沿所述第二方向的尺寸介于4-6nm之间，例如选择为5nm。其中，所述离子注入的掺杂离子类型使得漏电屏蔽结构105a、105b结构在器件开启时与沟道区域形成反偏PN结，阻挡漏电通路。所述离子注入的掺杂离子浓度大于所述顶半导体层103的掺杂离子浓度的两个数量级以上。例如，具有第一导电类型的重掺杂的离子掺杂区的掺杂浓度可以为1e19～9e19/cm3，所述述第一导电类型轻掺杂的顶半导体层的掺杂浓度可以为1e17～9e17/cm3等。在器件开启的过程中，所述第一导电类型轻掺杂的顶半导体层反型形成导电沟道，而此时的所述第一导电类型重掺杂的所述离子掺杂区由于其掺杂浓度较大，可有效切断经由该第一导电类型重掺杂区处的导电路径，使得所述有源区与所述绝缘层的交叠区域没有电流经过，从而消除总剂量效应导致的漏电沟道。
作为示例，形成有源区105后还包括在有源区105周围制备隔离结构(图中未示出，可以是STI结构)的步骤，形成所述隔离结构的步骤包括：在形成有所述有源区105的结构上形成介质材料层；通过化学机械研磨工艺去除所述有源区105上方的所述介质材料层，得到位于所述有源区105侧部的所述隔离结构，所述有源区105的侧部被所述隔离结构包围。
接着，如图1中的S3及图9-14所示，进行步骤S3，于所述有源区105上形成栅介质材料层106及栅金属材料层107并进行刻蚀以形成栅极结构，所述栅极结构对应位于所述空腔结构104上。首先，如图9-11所示，先形成栅介质材料层106及栅金属材料层107，其中，栅介质材料层106可以由热氧化、原子层沉积等方式制备，栅介质材料层106可以是氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、氧化铪铝、氧化锆、氧化铪锆、氧化镧镥，或其它具有良好绝缘性介质。栅金属材料层107可以是多晶硅、Ti、Cu、Al、W、Ni、Cr、Ta、Mo、TiN、TaN等导电材料或合金。接着，如图12-14所示，先刻蚀所述栅金属材料层107形成栅极层108，可以采用光刻刻蚀工艺进行。另外，参见图13所示，形成所述栅极层108之后先保留所述栅介质材料层106，以作为后续的离子注入工艺的保护层，在一示例中，参见图16所示，在形成源极区及漏极区之后，去除所示栅极层108周围的所示栅介质材料层，保留所述栅极层108下方的部分，作为栅介质层。
作为示例，在所述第一方向上，所述栅极层108的尺寸大于所述空腔结构104的尺寸，在所述第二方向上，所述栅极层108的尺寸大于所述空腔结构104的尺寸。优选地，在第一方向上所述栅极层108的尺寸大于所述空腔结构104的尺寸，以减小栅极层对准难度；确保空腔结构位于栅极下方。在另一示例中，参见图20所示，作为示例，所述栅极结构下方的所述空腔结构的数量为至少两个，各所述空腔结构沿所述第一方向间隔排布。以进一步隔断器件中的漏电通路，减少浮体效应、短沟道效应、总剂量效应的影响。
接着，如图1中的S4及图13-19所示，进行步骤S4，对所述有源区105进行离子注入，以在所述栅极结构的两侧形成源极区110及漏极区111，如图16所示，所述源极区110及所述漏极区111沿第一方向排布。在一示例中，所述栅极结构制备过程中，先形成所述栅极层108，此时进行所述离子注入形成所述源极区110及所述漏极区111，栅介质材料层作为保护层，在进行所述离子注入之后在刻蚀所述栅介质材料层形成栅介质层，得到所述栅极结构。
作为示例，形成所述源极区110及所述漏极区111之前还包括步骤：
首先，形成所述栅介质材料层106及所述栅金属材料层107后，刻蚀所述栅金属材料层107形成所述栅极层108；接着，以所述栅极层108为掩膜并基于所述栅介质材料层106对所述有源区106进行离子注入，以在所述栅极层108两侧的所述有源区105中形成LDD掺杂区结构112，所述栅介质材料层106可以作为保护层，如图13所示并参见图18-19；最后，刻蚀所述栅介质材料层106，以于所述栅极层108下方形成栅介质层，得到所述栅极结构。
作为示例，如图16所示，形成所述栅极结构之后且在形成所述源极区110及所述漏极区111之前还包括步骤：于所述栅极结构的侧面制作栅极侧墙109，以提高所述栅极结构的机械性能，同时保证所述栅极结构与源漏电极之间的绝缘性。
作为示例，如图16及图18-19所示，形成所述栅极侧墙109之后且在形成所述源极区110及所述漏极区111之前还包括步骤：以所述栅极结构及所述栅极侧墙109为掩膜对所述有源区105进行离子注入(Halo注入)，以在所述栅极结构两侧形成晕环结构113，所述晕环结构113包裹或不包裹所述空腔结构104，当然，所述晕环结构113的形成也可以在所述LDD掺杂区结构112形成之后且在所述栅极侧墙109形成之前。图18显示为所述晕环结构113部包裹所述空腔结构104，图19显示为所述晕环结构113包裹所述空腔结构104，在所述空腔结构104周围形成浓度较高的掺杂区域，所述晕环结构113，以利于彻底隔断漏电通路，减少浮体效应、短沟道效应、总剂量效应的影响。上述不同的形态可以通过控制进行离子注入形成所述晕环结构113的过程中的离子注入参数进行调控。当然，在一示例中，也可以采用栅极后制备的工艺，例如，可以是上述LDD掺杂区结构112、Halo注入形成晕环结构113以及源漏注入形成源极区110和漏极区111之前，形成的所述栅极层108为虚拟栅极，上述各种注入以所述虚拟栅极为掩膜，最后在进行各种注入完成之后去除所述虚你栅极形成器件的栅极结构，当然，还可以采用本领域常用的其他Gate-las、Gate-first工艺进行制备。
在一示例中，先形成所述栅极层108，再形成所述LDD掺杂区结构112，之后，刻蚀所述栅介质材料层106形成栅介质层，然后，进行栅极侧墙109的制备，接着，进行Halo注入形成晕环结构113，进行源漏注入形成源极区110和漏极区111，最后退火激活。此外，可选地，在进行Halo注入形成晕环结构113之前还包括在器件表面形成缓冲层的步骤，注入完成以及退火激活后，将所述缓冲层去除掉。
最后，如图1中的S5，进行步骤S5，对应所述源极区110及所述漏极区111分别制备源极电极及漏极电极(图中未示出)。所述源极电极及所述漏极电极可以采用本领域常用工艺进行制备，例如，在一示例中，可以是采用如低压化学气相沉积法、等离子体增强化学气相沉积法等形成钝化层，钝化层的材料包括但不限于氧化硅，然后通过刻蚀工艺在源极区110和漏极区111上方形成开孔，最后在所述开孔中形成所述源极电极和所述漏极电极。
作为示例，提供一种所述具有空腔结构的半导体衬底的方法，包括步骤：
如图21所示，提供第一基底，包括待剥离衬底200及形成在所述待剥离衬底上的第一介质层201。所述第一介质层可以是氧化层，其材料包括但不限于氧化硅层，当然，所述第一介质层也可以是其他绝缘介质层。在一示例中，所述第一介质层的厚度大于2nm，有利于本发明基于所述第一介质层形成空腔结构的工艺，并可以有利于后续作为器件材料层。在一优选示例中，所述第一介质层的厚度大于4nm，例如，可以为5nm、8nm。
如图21-22所示，于所述第一介质层上形成第一牺牲层203，所述第一牺牲层包括若干间隔排布的第一牺牲单元203a及显露所述第一介质层的第一开口203b，所述第一开口定义需要形成的空腔结构的位置；其中，所述第一牺牲层可以基于第一牺牲材料层202刻蚀得到。
如图23-24所示，于所述第一牺牲单元203a的侧壁上形成侧墙结构205，所述侧墙结构的宽度定义所述空腔结构的宽度，其中，所述侧墙结构205可以基于第二介质层204的形成于刻蚀得到。
具体的，所述第二介质层的材料与所述第一介质层的材料可以相同，也可以不同，在一优选示例中，所述第二介质层的材料与所述第一介质层的材料不同，从而有利于基于选择性刻蚀形成所述侧墙结构。例如，在第一介质层为SiO2时，第二介质层为Si3N4。如第二介质层与第一介质层材料相同，对该步刻蚀工艺的精度要求较高；如第二介质层与第一介质层材料不同，可选择高选择刻蚀比的刻蚀方案来刻蚀出侧墙，保证第一介质层受到的过刻蚀损伤较小。其中，所述第二介质层的厚度定义了预设空腔结构的宽度，也即，所述侧墙结构105的宽度定义所述空腔结构的宽度。
如图25-26所示，于所述侧墙结构之间显露的所述第一介质层表面形成第二牺牲层207，所述第二牺牲层包括若干个间隔排布的第二牺牲单元207a，所述第二牺牲单元填充满所述第一开口，其中，所述第二牺牲层可以基于沉积的第二牺牲材料层206可以研磨得到。此外，形成所述第二牺牲层还包括同时研磨所述第一牺牲层及所述侧墙结构的步骤，得到研磨后第一牺牲层208，包括研磨后第一牺牲单元208a，以及研磨后侧墙结构209，以使三者上表面相平齐。
如图27所示，对所述第一基底进行离子注入，以在所述待剥离衬底200中形成预设剥离层210。作为示例，进行所述离子注入形成所述预设剥离层的步骤包括：对所述第一基底进行第一离子注入，以在所述第一基底中形成初始剥离层(图中未示出)，其中，所述第一离子注入的注入粒子包括含B杂质；在所述初始剥离层的位置进行第二离子注入，以形成所述预设剥离层，其中，所述第二离子注入的注入粒子包括H离子、He离子中的至少一种。通过上述方式，在定义剥离界面过程中，预先在剥离界面处注入B+、BF2等离子，从而可以以较低的剂量定义出表清晰的注入粒子分布轮廓，并减少后续离子注入剂量，第二次离子注入的注入离子富集在第一注入粒子处，从而精确定义剥离界面，减小剥离损伤，降低剥离表面粗糙度。在一示例中，所述第一离子注入的注入剂量小于所述第二离子注入的注入剂量。可选地，所述第一离子注入的注入剂量介于1e11～1e13/cm2之间，如可以是1e12/cm2；在进行了第一次粒子注入的基础上，进行第二离子注入，即然后注入氢离子，注入剂量为1e16～1e17/cm2，如可以是6e16/cm2，当然，也可以是He离子或其他离子，从而使氢离子富集在B+离子附近，从而精确定义剥离界面，减小剥离损伤，降低剥离表面粗糙度。
如图28所示，去除所述侧墙结构及所述侧墙结构下方对应的所述第一介质层201以形成第一凹槽211。
如图29-30所示，去除所述第一牺牲层及所述第二牺牲层，并基于所述第一凹槽向下刻蚀所述待剥离衬底以形成第二凹槽212，所述第二凹槽的底部高于所述预设剥离层210。作为示例，形成所述第二凹槽后还包括步骤：减薄所述第一介质层至预设厚度或去除所述第一介质层，可以采用湿法或干法刻蚀工艺，所述预设厚度可以依据实际进行选择，以控制表面粗糙度小于0.5nm，可以是0.3nm。其中，当不完全去除所述第一介质层的情况下，所述第一介质层经过该步骤之后转换为减薄介质层213。图30显示为去除部分所述第一介质层的示例，本发明的改善自热效应的SOI器件的实施例中，图示采用了全部去除所述第一介质层的方案。
如图31所示，提供第二基底，所述第二基底包括所述底衬底300及所述绝缘层301，将所述第一基底形成有所述第二凹槽212的一侧与所述第二基底形成有所述绝缘层301的一侧相键合，得到初始键合结构，所述第二凹槽212构成所述空腔结构。
如图32所示，沿所述预设剥离层210剥离所述第一基底，将所述第一基底的一部分转移至所述第二基底上，在所述第二基底上形成所述顶半导体层214，以得到由所述第二基底以及所述顶半导体层构成的具有空腔结构的SOI衬底。从而所述顶半导体层214、所述绝缘层301以及所述底衬底300分别构成本发明改善自热效应的SOI器件的实施例中的底衬底101、绝缘层102以及顶半导体层103，所述第二沟槽212构成所述空腔结构104。
作为示例，沿所述预设剥离层剥离所述第一基底后包括步骤：对所述具有空腔结构的半导体衬底进行加固处理，所述加固处理包括对所述具有空腔结构的半导体衬底进行加热处理。如高温加热处理，例如在1000℃～1300℃下进行。当然，也可以采用其他加固方式。
在进一步可选示例中，所述加热处理在预设氛围下进行，所述预设氛围包括氧气气氛，以将所述转移衬底膜层表面氧化形成表面氧化层(图中未示出)，在进行所述加热处理之后去除所述表面氧化层，以减薄所述转移衬底膜层。通过该方式，可以在加固所述具有空腔结构的半导体衬底这一复合衬底结构的过程中通过氧化的方式减薄所述转移衬底膜层。在一示例中，使用氢氟酸腐蚀所述表面氧化层，以减薄所述转移衬底膜层。
作为示例，得到具有空腔结构的SOI衬底后还包括步骤：对所述转移衬底膜层进行减薄处理，所述减薄处理包括采用化学机械研磨工艺机械第一减薄及采用氧化减薄工艺进行第二减薄，得到减薄处理后结构。也就是说，采用两步减薄的方式对所述转移衬底膜层进行减薄，其中，第一步减薄可以成为是粗抛光，例如，可以采用CPM的方式进行，进行第一减薄的时间等可以依据实际经验选定。接着，在此基础上进行第二减薄，可以采用氧化减薄的工艺，也就是说，氧化所述第一减薄之后的所述转移衬底膜层的表面形成氧化层，再去除所述氧化层，进一步实现减薄，以精确定义减薄后剩余的所述转移衬底膜层的厚度。
在一示例中，优选在进行完上述示例中的氧气氛围下加热固化处理及去除所述表面氧化层之后进行本示例中的所述第一减薄和所述第二减薄的工艺，得到所述减薄处理后结构。在上述示例的氧化减薄完成后，即去除所述表面氧化层之后，所述转移衬底膜层(如顶层硅)的厚度减少，所述空腔结构上方转移衬底膜层能够承受的压力减小，此时如果采用CMP工艺对所述转移衬底膜层进一步减薄、抛光，容易造成顶层硅破损，因此，可以采用本示例中先用CMP进行粗减薄再用氧化减薄工艺继续二次氧化减薄，利于精确定义厚度。
作为示例，进行所述减薄处理之后还包括步骤：对所述减薄处理后的表面进行修复处理，以使所述减薄处理后的表面达到原子级平整，得到空腔上膜层(图中未示出)。在一示例中，所述修复处理包括对所述具有空腔结构的半导体衬底在氢气氛围下退火，退火温度介于800℃-1300℃之间，例如可以是1000℃。可以得到性能优异几乎无破损的空腔上膜层。
作为示例，提供另外一种具有空腔结构的半导体衬底的制备方法，本示例与上述示例中具有空腔结构的半导体衬底的制备方法的不同在于，进行离子注入形成所述预设剥离层之前形成空腔结构的方式不同，其他步骤与上述示例相同或相似，可以参考上述示例的描述。本示例中具有空腔结构的半导体衬底的制备方法包括步骤：
如图33所示，提供第一基底，所述第一基底包括第一衬底400及形成于所述第一衬底上的第一介质层401。
如图33所示，于所述第一基底上形成至少一个叠层结构402，所述叠层结构自下而上包括下牺牲材料层403、牺牲介质层404以及上牺牲材料层405。
如图34所示，对所述上牺牲材料层图形化形成上牺牲层406，所述上牺牲层包括若干个间隔排布的上牺牲单元406a及显露所述牺牲介质层的上开口406b，所述上开口定义需要形成的空腔结构的位置；
如图35-36所示，于所述上牺牲单元的侧壁上形成辅助侧墙408。所述辅助侧墙基于所述辅助介质层407得到。
如图37-38所示，于所述辅助侧墙之间显露的所述牺牲介质层表面形成辅助牺牲层410，所述辅助牺牲层填充所述上开口，其中，所辅助侧墙的厚度定义需要形成的所述空腔结构的宽度。其中，所述辅助牺牲层可以基于如图37中形成的辅助牺牲材料层409形成。此外，形成所述辅助牺牲层还包括同时研磨所述上牺牲层及所述辅助侧墙的步骤，得到研磨后上牺牲层412，包括研磨后第一牺牲单元412a，以及研磨后辅助侧墙411，以使三者上表面相平齐。
如图39所示，对所述第一基底进行离子注入，以在所述第一衬底中形成预设剥离层413。
如图40所示，去除所述辅助侧墙及所述辅助侧墙下方对应的所述牺牲介质层以形成第一辅助凹槽414。
如图41所示，去除所述辅助牺牲层及所述上牺牲层，并基于所述第一辅助凹槽向下刻蚀所述叠层结构以形成第二辅助凹槽415，所述第二辅助凹槽显露所述第一介质层401。
如图42所示，去除所述牺牲介质层并基于所述第二辅助凹槽刻蚀所述第一介质层形成第三辅助凹槽416，所述第三辅助凹槽显露所述第一衬底。该步骤中，基于所述牺牲介质层的去除同时腐蚀位于所述下牺牲层下方的所述第一介质层，基于所述下牺牲层的遮挡，从而可以避免刻蚀到所述第一介质层中不需要刻蚀的位置，可以采用湿法腐蚀的工艺去除，有利于提高所述第一介质层的性能，特别是在后续器件结构中还保留有部分所述第一介质层的器件中，有利于进一步提高器件性能。
如图43所示，去除所述下牺牲层并基于所述第三辅助凹槽刻蚀所述第一衬底形成凹槽结构417，所述凹槽结构的底部高于所述预设剥离层413。作为示例，形成所述凹槽结构后，还包括去除部分所述第一介质层或去除全部所述第一介质层的步骤，图44显示为去除部分所述第一介质层的示例，得到减薄第一介质层418，本发明的改善自热效应的SOI器件的实施例中，图示采用了全部去除所述第一介质层的方案。
如图45所示，提供第二基底，将所述第一基底形成有所述凹槽结构417的一面与所述第二基底相键合，得到初始键合结构，所述凹槽结构417构成所述空腔结构。作为示例，所述第二基底包括底衬底500以及形成在所述底衬底上的绝缘层501，所述绝缘层与所述第一基底形成有所述凹槽结构417的一面相键合。
如图46所示，沿所述预设剥离层413剥离所述第一基底，将所述第一基底的一部分转移至所述第二基底上，以在所述第二基底上形成转移衬底膜层419，得到由所述第二基底以及所述转移衬底膜层构成的具有空腔结构的SOI衬底。从而所述转移衬底膜层419、所述绝缘层501以及所述底衬底500分别构成本发明改善自热效应的SOI器件的实施例中的底衬底101、绝缘层102以及顶半导体层103，所述凹槽结构417构成所述空腔结构104。
作为示例，提供的所述具有空腔结构的半导体衬底的制备过程中包括步骤：在所述第一基底中制作对准凹槽结构，以使所述栅极结构对准所述第一基底中的所述空腔结构。例如，可在顶层氧化层(所述第一介质层201、401)和硅衬底(所述待剥离衬底200、所述第一衬底400)上制作对准标记凹槽，对准标记尺寸可以根据光刻要求定义。在该衬底制备完成后，该对准标记可由光刻机识别。也可以在在硅衬底(所述待剥离衬底200、所述第一衬底400)背部制作对准标记，在后续器件过程中，采用背部对准技术，与顶层硅空腔图案对准。
作为示例，所述具有空腔结构的半导体衬底的制备方法还包括步骤：对所述第一基底进行阱掺杂以及阈值电压调节掺杂，其中，进行所述阱掺杂的过程中，形成的掺杂区域包裹所述空腔结构。在阱掺杂工艺中，可使掺杂离子包裹空腔结构，在空腔结构周围形成浓度较高的掺杂区域(浓度高于周围的所述顶半导体层的掺杂浓度)，以彻底隔断漏电通路，减少浮体效应、短沟道效应、总剂量效应的影响。其中，如果(所述待剥离衬底200、所述第一衬底400)中已包含阱掺杂、阈值电压掺杂元素，则不用再进行掺杂；如果没有上述掺杂结构，可进行上述两步掺杂工艺。
可选地，所述预设剥离层与需要形成的所述空腔结构之间具有预设距离，所述预设距离依据所述空腔结构设定，其中，所述设定方式包括所述预设距离大于所述空腔结构的空腔特征尺寸的1/8。
作为示例，所述预设剥离层与需要形成的空腔结构之间具有预设距离。其中，本发明中所述预设距离依据所述空腔结构设定，所述设定方式为所述预设距离大于所述空腔结构的空腔特征尺寸的1/8。在另一可选示例中，设置所述预设距离在空腔特征尺寸的1/8与2μm之间，即所述预设距离小于2μm，可以是小于1.8μm，，有利于得到均匀材料层表面，该示例中，需要的空腔尺寸较小，空腔特征尺寸D的1/8不超过2μm，该示例在预设距离为2μm之内进行离子注入。即，该步骤中通过进行离子注入形成后续衬底剥离的所述预设剥离层，所述预设剥离层的位置依据需要形成的所述空腔结构进行设定，可以有利于在后续工艺中保护所述空腔结构上方的材料层，避免空腔上方材料层例如在研磨的过程中发生破损。保证空腔上方的材料层具有接近100％的概率不发生破损。简化工艺，节约成本。另外，所述预设剥离层当然还可以参考实际需求的厚度进行设定，例如，当所需要的后续小于所述空腔结构的空腔特征尺寸D的1/8时，还可以基于后续的减薄工艺实现。
作为示例，提供另外一种所述具有空腔结构的半导体衬底的方法，包括步骤：
首先，如图49所示，提供衬底600，且所述衬底600上形成有牺牲层601。在一示例中，选取氧化硅为所述衬底600，衬底也可以选择为SiGe等。氧化层(第一介质层)为所述牺牲层601，厚度在2nm以上，优选地，选取氧化层厚度为5nm。所述牺牲层601也可以是其它绝缘介质，如氮化硅、氮氧化硅、氧化铝以及其它绝缘介质。
接着，如图50所示，在衬底600中自所述牺牲层一侧离子注入形成剥离层603，剥离层将衬底600分成两部分，远离牺牲层601的一部分后续剥离后转换为余料602。此处以衬底600进行示意。在一示例中，对衬底进行氢离子注入，定义剥离层。例如，可选择氢离子、氦离子共注入；或者注入氢气；在一优选示例中，在进行上述离子注入之前进行B+、BF2+预注入工艺。
接着，如图51所示，图形化所述牺牲层601，形成若干个开口604，以对应后续形成空腔结构的形状。例如，可以是光刻、刻蚀氧化硅牺牲层601，可以过刻蚀si层衬底600，可形成不同形状的空腔结构。
接着，如图52所示，基于所述开口604在衬底600中形成空腔结构605。在一示例中，采用NaOH、KOH、LiOH、NH4OH、EPW、TMAH、联氨等溶液湿法腐蚀硅表面(尽量不采用NaOH、KOH溶液，因为Na、K会破坏CMOS氧化层电性)。溶液对Si的(100)面速率大于(111)面，可以得到V型槽结构。如果SiO2上窗口图形足够大，或是腐蚀时间比较短，可形成U型槽结构。可依据实际需求形状进行选择。
接着，如图53所示，去除牺牲层602。可以是去胶后，用湿法腐蚀液腐蚀掉氧化硅层。
接着，如图54所示，将上一步得到的结构与另一键合衬底606进行键合。所述键合衬底606为氧化硅衬底，可选地，在键合衬底606上还形成有键合层607，所述键合层607的材料包括但不限于氧化硅。其中，键合气氛可选择真空、惰性气体、还原性气体。
接着，如图55所示，沿剥离层603剥离衬底，得打剥离薄膜608。如，可以是在400～700℃对上述衬底退火，进行智能剥离，得到含有纳米级空腔的SOI衬底。
最后，如图56所示，还包括对剥离后的表面进行表面处理的工艺，例如可以是，对上述衬底进行1000～1300℃的高温加固，同时进行CMP抛光、氧化减薄、H2退火等工艺，获得高质量的内嵌纳米级空腔的SOI衬底，具体工艺可以参考本发明其他示例。
另外，如图57所示，若牺牲层开口图形足够大，或是腐蚀时间比较短，可形成U型沟槽结构。此外，若在形成腐蚀形成空腔结构605之前对硅衬底进行一定程度的刻蚀，可得图58-59的结构。此外，如图60和图61所示，可以采用本发明上述示例的描述，将栅极结构等器件功能结构制备在本示例方法制备得到的衬底当中。如图60所示，可以设置多个空腔结构，可以进一步隔断器件中的漏电通路，减少浮体效应、短沟道效应、总剂量效应的影响。
本发明还提供一种改善自热效应的SOI器件，所述改善自热效应的SOI器件优选采用本发明提供的改善自热效应的SOI器件的制备方法制备得到，当然，也可以采用其他方法制备得到，其中，所述SOI器件包括：
具有空腔结构的半导体衬底100，自下而上包括底衬底101、绝缘层102以及顶半导体层103，所述空腔结构104位于所述顶半导体层中并显露所述绝缘层102，所述顶半导体层包括包覆所述空腔结构的有源区105，所述半导体衬底表面所在的平面内定义有相互垂直的第一方向及第二方向，所述空腔结构104沿所述第一方向上具有第一尺寸，所述空腔结构104沿所述第二方向上具有第二尺寸，所述第二尺寸大于所述第一尺寸，所述空腔结构104的特征尺寸为纳米级；
栅极结构，形成在所述有源区105上，且与所述空腔结构104上下对应；
源极区110及漏极区111，分别形成在所述栅极结构的两侧的所述有源区中，所述源极区及所述漏极区沿所述第一方向排布；
源极电极及漏极电极，分别制备在所述源极区及所述漏极区上。
作为示例，所述栅极结构两侧形成有LDD掺杂区结构112及晕环结构113，所述晕环结构113包裹或不包裹所述空腔结构104。
作为示例，沿所述第二方向上，所述有源区105的端部还形成有离子掺杂区，所述离子掺杂区的掺杂离子类型与所述顶半导体层的离子掺杂类型相同，且所述离子注入的掺杂离子浓度大于所述顶半导体层的掺杂离子浓度的两个数量级以上，所述离子掺杂区构成漏电屏蔽结构105a、105b。
作为示例，所述空腔结构的顶部与所述顶半导体层上表面之间的距离的介于2nm-60nm之间，所述空腔结构的特征尺寸介于5nm-20nm之间；所述空腔结构沿所述第二方向上，各边距离所述顶层硅的边缘的距离介于9nm-11nm之间。
综上所述，本发明的改善自热效应的SOI器件及其制备方法，采用含有纳米级空腔的SOI衬底，空腔结构位于顶半导体层中，可有效减少空腔体积，增加散热通路，减少自热效应。空腔特征尺寸为纳米级，空腔上方顶半导体层理论上可以达到2nm厚度，同时保证顶层硅不发生破损。当空腔长度较长，距离顶层硅表面少于30nm时，该MOSFET沟道可以被栅电极全耗尽，可有效抑制浮体效应。由于空腔位于顶半导体层中且与绝缘层接触，绝缘层中的寄生电荷不能在顶半导体层底部引入寄生沟道，从而可以有效抑制总剂量辐射效应。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种改善自热效应的SOI器件的制备方法，其特征在于，所述制备方法包括如下步骤：
提供具有空腔结构的半导体衬底，所述半导体衬底自下而上包括底衬底、绝缘层以及顶半导体层，并于所述半导体衬底表面所在的平面内定义相互垂直的第一方向及第二方向，所述空腔结构位于所述顶半导体层中并显露所述绝缘层，所述空腔结构的特征尺寸为纳米级，所述空腔结构沿所述第一方向上具有第一尺寸，所述空腔结构沿所述第二方向上具有第二尺寸，所述第二尺寸大于所述第一尺寸；
刻蚀所述顶半导体层，以形成包覆所述空腔结构的有源区；
于所述有源区上形成栅介质材料层及栅金属材料层并进行刻蚀以形成栅极结构，所述栅极结构对应位于所述空腔结构上；
对所述有源区进行离子注入，以在所述栅极结构的两侧形成源极区及漏极区，所述源极区及所述漏极区沿所述第一方向排布，且所述空腔结构位于所述源极区与所述漏极区之间的沟道区域内，所述空腔结构的第一尺寸小于所述沟道沿所述第一方向的尺寸，所述空腔结构与所述源极区及漏极区无直接接触；以及
对应所述源极区及所述漏极区分别制备源极电极及漏极电极。
2.根据权利要求1所述的改善自热效应的SOI器件的制备方法，其特征在于，形成所述源极区及所述漏极区之前还包括步骤：
形成所述栅介质材料层及所述栅金属材料层后，刻蚀所述栅金属材料层形成栅极层；
以所述栅极层为掩膜并基于所述栅介质材料层对所述有源区进行离子注入，以在所述栅极层两侧形成LDD掺杂区结构；
刻蚀所述栅介质材料层，以于所述栅极层下方形成栅介质层，得到所述栅极结构。
3.根据权利要求2所述的改善自热效应的SOI器件的制备方法，其特征在于，形成所述源极区及所述漏极区之前还包括步骤：于所述栅极结构的侧面制作栅极侧墙。
4.根据权利要求3所述的改善自热效应的SOI器件的制备方法，其特征在于，形成所述栅极侧墙之后且在形成所述源极区及所述漏极区之前还包括步骤：以所述栅极结构及所述栅极侧墙为掩膜对所述有源区进行离子注入，以在所述栅极结构两侧形成晕环结构，所述晕环结构包裹或不包裹所述空腔结构。
5.根据权利要求1所述的改善自热效应的SOI器件的制备方法，其特征在于，形成有源区后还包括在有源区周围制备隔离结构的步骤，形成所述隔离结构的步骤包括：在形成有所述有源区的结构上形成介质材料层；通过化学机械研磨工艺去除所述有源区上的所述介质材料层，得到位于所述有源区侧部的所述隔离结构。
6.根据权利要求1所述的改善自热效应的SOI器件的制备方法，其特征在于，所述栅极结构下方的所述空腔结构的数量为至少两个，各所述空腔结构沿所述第一方向间隔排布。
7.根据权利要求1所述的改善自热效应的SOI器件的制备方法，其特征在于，所述制备方法还包括在制备所述栅极结构前制备漏电屏蔽结构的步骤，其中，所述漏电屏蔽结构的制备包括：于形成有所述有源区的结构上制备图形化掩膜层，所述图形化掩膜层在所述第二方向上对应所述有源区的端部具有注入窗口；基于所述注入窗口对所述有源区进行离子注入以形成离子掺杂区，且所述离子掺杂区在所述第二方向上的宽度大于所述有源区与所述绝缘层交叠的区域的宽度，所述离子掺杂区构成所述漏电屏蔽结构，其中，所述离子注入的掺杂离子类型与所述顶半导体层的离子掺杂类型相同，且所述离子注入的掺杂离子浓度大于所述顶半导体层的掺杂离子浓度的两个数量级以上。
8.根据权利要求1-7中任意一项所述的改善自热效应的SOI器件的制备方法，其特征在于，所述空腔结构的顶部与所述顶半导体层上表面之间的距离介于2nm-60nm之间，所述空腔结构的特征尺寸介于5nm-20nm之间；所述空腔结构沿所述第二方向上，各边距离所述顶半导体层 的边缘的距离介于9nm-11nm之间。
9.根据权利要求1所述的改善自热效应的SOI器件的制备方法，其特征在于，形成所述具有空腔结构的半导体衬底的方法包括：
提供第一基底，包括待剥离衬底及形成在所述待剥离衬底上的第一介质层；
于所述第一介质层上形成第一牺牲层，所述第一牺牲层包括若干间隔排布的第一牺牲单元及显露所述第一介质层的第一开口，所述第一开口定义需要形成的空腔结构的位置；
于所述第一牺牲单元的侧壁上形成侧墙结构，并于所述侧墙结构之间显露的所述第一介质层表面形成第二牺牲层，所述第二牺牲层包括若干个间隔排布的第二牺牲单元，所述第二牺牲单元填充满所述第一开口，所述侧墙结构的宽度定义所述空腔结构的宽度；
对所述第一基底进行离子注入，以在所述待剥离衬底中形成预设剥离层；
去除所述侧墙结构及所述侧墙结构下方对应的所述第一介质层以形成第一凹槽；
去除所述第一牺牲层及所述第二牺牲层，并基于所述第一凹槽向下刻蚀所述待剥离衬底以形成第二凹槽，所述第二凹槽的底部高于所述预设剥离层；
提供第二基底，所述第二基底包括所述底衬底及所述绝缘层，将所述第一基底形成有所述第二凹槽的一侧与所述第二基底形成有所述绝缘层的一侧相键合，得到初始键合结构，所述第二凹槽构成所述空腔结构；
沿所述预设剥离层剥离所述第一基底，将所述第一基底的一部分转移至所述第二基底上，在所述第二基底上形成所述顶半导体层，以得到由所述第二基底以及所述顶半导体层构成的具有空腔结构的SOI衬底。
10.根据权利要求1所述的改善自热效应的SOI器件的制备方法，其特征在于，形成所述具有空腔结构的半导体衬底的方法包括：
提供第一基底，所述第一基底包括第一衬底及形成于所述第一衬底上的第一介质层；
于所述第一基底上形成至少一个叠层结构，所述叠层结构自下而上包括下牺牲材料层、牺牲介质层以及上牺牲材料层；
对所述上牺牲材料层图形化形成上牺牲层，所述上牺牲层包括若干个间隔排布的上牺牲单元及显露所述牺牲介质层的上开口，所述上开口定义需要形成的空腔结构的位置；
于所述上牺牲单元的侧壁上形成辅助侧墙，并于所述辅助侧墙之间显露的所述牺牲介质层表面形成辅助牺牲层，所述辅助牺牲层填充所述上开口，其中，所辅助侧墙的厚度定义需要形成的所述空腔结构的宽度；
对所述第一基底进行离子注入，以在所述第一衬底中形成预设剥离层；
去除所述辅助侧墙及所述辅助侧墙下方对应的所述牺牲介质层以形成第一辅助凹槽；
去除所述辅助牺牲层及所述上牺牲层，并基于所述第一辅助凹槽向下刻蚀所述叠层结构以形成第二辅助凹槽，所述第二辅助凹槽显露所述第一介质层；
去除所述牺牲介质层并基于所述第二辅助凹槽刻蚀所述第一介质层形成第三辅助凹槽，所述第三辅助凹槽显露所述第一衬底；
去除所述下牺牲层并基于所述第三辅助凹槽刻蚀所述第一衬底形成凹槽结构，所述凹槽结构的底部高于所述预设剥离层；
提供第二基底，将所述第一基底形成有所述凹槽结构的一面与所述第二基底相键合，得到初始键合结构，所述凹槽结构构成所述空腔结构；
沿所述预设剥离层剥离所述第一基底，将所述第一基底的一部分转移至所述第二基底上，以在所述第二基底上形成转移衬底膜层，得到由所述第二基底以及所述转移衬底膜层构成的具有空腔结构的SOI衬底。
11.根据权利要求9或10所述的改善自热效应的SOI器件的制备方法，其特征在于，提供的所述具有空腔结构的半导体衬底的制备过程中包括步骤：在所述第一基底中制作对准凹槽结构，以使所述栅极结构对准所述第一基底中的所述空腔结构。
12.根据权利要求9或10所述的改善自热效应的SOI器件的制备方法，其特征在于，所述具有空腔结构的半导体衬底的制备方法还包括步骤：对所述第一基底进行阱掺杂以及阈值电压调节掺杂，其中，进行所述阱掺杂的过程中，形成的掺杂区域包裹所述空腔结构。
13.根据权利要求9或10所述的改善自热效应的SOI器件的制备方法，其特征在于，所述预设剥离层与需要形成的所述空腔结构之间具有预设距离，所述预设距离依据所述空腔结构设定，所述设定方式包括所述预设距离大于所述空腔结构的空腔特征尺寸的1/8。
14.根据权利要求13所述的改善自热效应的SOI器件的制备方法，其特征在于，所述空腔特征尺寸的定义方式包括：定义所述空腔结构上方平行于所述空腔结构表面的二维平面；在所述二维平面内，所述空腔结构上方具有若干选定点；对于每一所述选定点，具有经过所述选定点的若干条直线；每一条所述直线与所述空腔结构的边缘之间具有至少两个接触点，选择经过所述选定点的所述直线延伸的两个方向分别与所述选定点近邻的第一接触点及第二接触点，所述第一接触点与所述第二接触点之间的距离定义为空腔尺寸；基于经过每一所述选定点的若干所述直线得到最小的所述空腔尺寸；基于所述空腔结构上方的若干所述选定点，选取所有所述空腔尺寸中的最大值，获得所述空腔特征尺寸。
15.一种改善自热效应的SOI器件，其特征在于，所述SOI器件包括：
具有空腔结构的半导体衬底，自下而上包括底衬底、绝缘层以及顶半导体层，所述空腔结构位于所述顶半导体层中并显露所述绝缘层，所述顶半导体层包括包覆所述空腔结构的有源区，所述半导体衬底表面所在的平面内定义有相互垂直的第一方向及第二方向，所述空腔结构沿所述第一方向上具有第一尺寸，所述空腔结构沿所述第二方向上具有第二尺寸，所述第二尺寸大于所述第一尺寸，所述空腔结构的特征尺寸为纳米级；
栅极结构，形成在所述有源区上，且与所述空腔结构上下对应；
源极区及漏极区，分别形成在所述栅极结构的两侧的所述有源区中，所述源极区及所述漏极区沿所述第一方向排布，且所述空腔结构位于所述源极区与所述漏极区之间的沟道区域内，所述空腔结构的第一尺寸小于所述沟道沿所述第一方向的尺寸，所述空腔结构与所述源极区及漏极区无直接接触；以及
源极电极及漏极电极，分别制备在所述源极区及所述漏极区上。
16.根据权利要求15所述的改善自热效应的SOI器件的制备方法，其特征在于，所述栅极结构两侧形成有LDD掺杂区结构及晕环结构，所述晕环结构包裹或不包裹所述空腔结构。
17.根据权利要求15所述的改善自热效应的SOI器件的制备方法，其特征在于，沿所述第二方向上，所述有源区的端部还形成有离子掺杂区，所述离子掺杂区的掺杂离子类型与所述顶半导体层的离子掺杂类型相同，且所述离子注入的掺杂离子浓度大于所述顶半导体层的掺杂离子浓度的两个数量级以上，所述离子掺杂区构成漏电屏蔽结构。
18.根据权利要求15-17中任意一项所述的改善自热效应的SOI器件的制备方法，其特征在于，所述空腔结构的顶部与所述顶半导体层上表面之间的距离介于2nm-60nm之间，所述空腔结构的特征尺寸介于5nm-20nm之间；所述空腔结构沿所述第二方向上，各边距离所述顶半导体层 的边缘的距离介于9nm-11nm之间。
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