CN105390495A - 一种基于绝缘体岛上硅衬底的cmos器件结构及制备方法 - Google Patents
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Abstract
本发明提供一种基于绝缘体岛上硅衬底的CMOS器件结构及制备方法，该CMOS器件结构包括：绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管栅极的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽；CMOS器件，制作于所述绝缘体岛上硅衬底上，且所述CMOS器件的沟道两侧制作于与所述凹槽对应的顶层硅中。本发明在绝缘体岛上硅衬底上制作CMOS器件，所述绝缘体岛上硅衬底的绝缘层对应于制备晶体管沟道两侧的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽，以在CMOS器件体区下方设置空洞或挖空区域，可以大大增加后续制备CMOS器件的可靠性。
Description
技术领域
本发明属于半导体制造领域，特别是涉及一种基于绝缘体岛上硅衬底的CMOS器件结构的制备方法。
背景技术
SOI(Silicon-On-Insulator，绝缘衬底上的硅)技术是在顶层硅和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点：可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此，SOI逐渐成为了深亚微米的低压、低功耗集成电路的主流技术。
开始采用SOI材料做基板时，芯片制造商在生产过程中仍然能够继续使用传统的制造工艺和设备。事实证明，SOI完全能够满足主流MOSFET(金属氧化物半导体场效应晶体管)的性能需求。对CMOS(互补金属氧化物半导体)器件的性能改善、漏电流减小以及功耗减少等都会产生极大的促进作用，特别适合于低电压器件结构等。
除了CMOS器件，SOI还可用来制造技术领先的微电子机械系统(MEMS)，MEMS可用于传感器以及微光电技术电路等。此外，也可以利用SOI增强BiCMOS、功率器件和高压器件的性能，另外还能够改善在高温环境或者曝光在电离辐射环境下的集成电路的性能。
SOI晶圆制造的芯片由数百万含晶体管的绝缘区组成，每个绝缘区都与其它绝缘区和其下的体型衬底硅基板互相隔离。这一特点极大地简化了电路的设计：由于晶体管之间是互相隔离的，设计师无需为了实现反偏结点的电气绝缘而设计复杂的电路方案。同时绝缘层也会保护顶层和体硅衬底基板上寄生的活动硅层。SOI的这两个优点，使得设计师们能够研发出更加紧凑的超大规模集成电路(VLSI)芯片。
同时，集成电路制造商利用SOI还能够生产出在待机和操作模式下功耗更低的CMOS电路。由于此结构中绝缘层把活动硅膜层与体型衬底硅基板分隔开来，因此大面积的p-n结将被介电隔离(dielectricisolation)取代。源极和漏极(drainregions)向下延伸至氧化埋层(buriedoxideBOX)，有效减少了漏电流和结电容。其结果必然是大幅度提高了芯片的运行速度，拓宽了器件工作的温度范围。SOI器件还具有极小的结面积，因此具有良好的抗软失效、瞬时辐照和单粒子(α粒子)翻转能力。
相对于体硅材料器件来说，SOI的寄生电容、源漏耦合、抗辐照等相关性能都有显著的提高，然而由于一般的SOI器件的有源区顶层硅与绝缘层接触，对器件造成了以下影响：
第一，源漏与衬底之间存在一定的寄生电容，影响器件速度；
第二，源漏之间通过底层BOX耦合，在较小尺寸的器件中易产生短沟道效应；
第三，沟道下方绝缘层中的缺陷会对沟道载流子造成散射，影响载流子的迁移率；
第四，高能粒子入射后，将在BOX绝缘层中激发电子-空穴对，影响器件的抗辐照性能。
基于以上所述，提供一种具有较高可靠性的SOI衬底上的CMOS器件结构实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于绝缘体岛上硅衬底的CMOS器件结构及制备方法，用于进一步提高传统SOI衬底上制作CMOS器件的可靠性。
为实现上述目的及其他相关目的，本发明提供一种基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，括步骤：步骤1)，制作绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽；步骤2)，于所述绝缘体岛上硅衬底上制作CMOS器件，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1)包括：步骤1-1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层；步骤1-2)，基于所述第一绝缘层对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面，然后去除所述第一绝缘层；步骤1-3)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层；步骤1-4)，于所述第二绝缘层表面形成掩膜层，并于对应于制备晶体管栅极的位置形成刻蚀窗口；步骤1-5)，基于刻蚀窗口刻蚀所述第二绝缘层，形成贯穿至所述第二硅衬底或底部保留有部分第二绝缘层的凹槽；步骤1-6)，键合所述第一硅衬底及所述第二绝缘层；步骤1-7)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第二绝缘层键合的部分作为绝缘体岛上硅衬底材料的硅顶层；以及步骤1-8)，进行高温退火，以加强所述第二硅衬底及所述第二绝缘层的键合强度。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层，步骤1-3)中，采用热氧化工艺于所述第二硅衬底表面形成二氧化硅层，作为第二绝缘层，所述第二绝缘层的厚度为不小于5nm。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-2)中，所述剥离离子为H离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20～2000nm。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-7)中，退火工艺的气氛为N2气氛，退火工艺的温度范围为400～500℃，以使所述第一硅衬底从剥离界面处剥离。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤1-7)中，还包括对所述顶层硅表面进行CMP抛光的步骤。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法的一种优选方案，步骤2)包括：步骤2-1)，于PMOS器件区域及NMOS器件区域之间制作隔离结构；步骤2-2)，于对应于所述凹槽的顶层硅表面制作栅极结构；以及步骤2-3)，于PMOS器件区域的沟道两侧的顶层硅制作P型源区及P型漏区，于NMOS器件区域的沟道两侧的顶层硅制作N型源区及N型漏区。
本发明还提供一种基于绝缘体岛上硅衬底的CMOS器件结构，包括：绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽；CMOS器件，制作于所述绝缘体岛上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的一种有优选方案，所述绝缘层为二氧化硅层，所述绝缘层的厚度为不小于5nm。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的一种有优选方案，所述顶层硅的厚度范围为20～2000nm。
作为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的一种有优选方案，所述CMOS器件包括：隔离结构，制作于PMOS器件区域及NMOS器件区域之间；栅极结构，制作于对应于所述凹槽的顶层硅表面；P型源区及P型漏区，制作于PMOS器件区域的沟道两侧的顶层硅中；N型源区及N型漏区，制作于NMOS器件区域的沟道两侧的顶层硅中。
如上所述，本发明的基于绝缘体岛上硅衬底的CMOS器件结构及制备方法，具有以下有益效果：本发明在绝缘体岛上硅衬底上制作CMOS器件，所述绝缘体岛上硅衬底的绝缘层对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽，以在CMOS器件体区下方设置空洞或挖空区域，可以大大增加后续制备CMOS器件的可靠性，主要包括：1)减小了CMOS器件源漏与衬底的寄生电容，提高了器件工作速度；2)减小了源漏耦合，从而抑制了短沟道效应，可以制作更小沟道尺寸的晶体管；3)消除了沟道下方BOX层中的缺陷对沟道载流子的散射，提高载流子迁移率；4)抑制高能粒子入射对器件的影响，增加器件抗辐照性能。本发明结构及方法简单，可有效提高器件的可靠性，在半导体制造领域具有广泛的应用前景。
附图说明
图1～图13分别显示为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法各步骤所呈现的结构示意图。
图14显示为本发明的基于绝缘体岛上硅衬底的CMOS器件结构的结构示意图。
元件标号说明
101第一硅衬底
102第一绝缘层
201第二硅衬底
202第二绝缘层
203凹槽
301隔离结构
302栅极结构
303NMOS器件的源区
304NMOS器件的漏区
305PMOS器件的源区
306PMOS器件的漏区
401底层硅
402绝缘层
403凹槽
404顶层硅
405隔离结构
406栅极结构
407NMOS器件的源区
408NMOS器件的漏区
409PMOS器件的源区
410PMOS器件的漏区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图13所示，本实施例提供一种基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，包括步骤：
如图1～图10所示，首先进行步骤1)，制作绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽。
作为示例，步骤1)包括：
如图1～图2所示，首先进行步骤1-1)，提供第一硅衬底101，于所述第一硅衬底101表面形成第一绝缘层102。
作为示例，采用热氧化工艺于所述第一硅衬底101表面形成二氧化硅层，作为第一绝缘层102，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900～1200℃，具体选用为1000℃。
作为示例，所述第一绝缘层102的厚度为不小于5nm，所述第一绝缘层102的厚度可以依据热氧化工艺的温度及时间确定。在本实施例中，所述第一绝缘层102的厚度为20nm。所述第一绝缘层102可以在后续的H或He离子注入的过程中，保护硅的表面不被损坏。
如图3～图4所示，然后进行步骤1-2)，基于所述第一绝缘层102对所述第一硅衬底101进行剥离离子注入，于所述硅衬底中定义剥离界面，然后去除所述第一绝缘层102。
作为示例，所述剥离离子为H离子，离子注入参数视所需的注入深度而定。当然，在其它的实施例中，也可以选用He离子作为剥离离子进行注入，并不限于此处所列举的示例。
作为示例，所述剥离离子于所述第一硅衬底101的注入深度为20～2000nm。
在本实施例中，在所述剥离离子注入后，将所述第一绝缘层102完全去除。去除的方法为：采用HF湿法腐蚀所述第一绝缘层102，以将其全部去除，最后可以获得光滑的第一硅衬底101表面。
如图5～图6所示，接着进行步骤1-3)，提供第二硅衬底201，于所述第二硅衬底201表面形成第二绝缘层202。
作为示例，采用热氧化工艺于所述第二硅衬底201表面形成二氧化硅层，作为第二绝缘层202，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900～1200℃，具体选用为1000℃。
作为示例，所述第二绝缘层202的厚度为不小于5nm，所述第二绝缘层202的厚度可以依据热氧化工艺的温度及时间确定。在本实施例中，所述第二绝缘层202的厚度为20nm。
然后进行步骤1-4)，于所述第二绝缘层202表面形成掩膜层，并于对应于制备晶体管沟道的位置形成刻蚀窗口。
作为示例，所述掩膜层可以为光刻胶、氮化硅或其组合。
如图7所示，然后进行步骤1-5)，基于刻蚀窗口刻蚀所述第二绝缘层202，形成贯穿至所述第二硅衬底201或底部保留有部分第二绝缘层202或底部保留有部分第二绝缘层的202凹槽203。
作为示例，在本实施例中，所述凹槽203贯穿至所述第二硅衬底201，具体地，可以选用RIE或ICP干法刻蚀法刻蚀所述第二绝缘层202，直至所述第二绝缘层202的厚度还剩几纳米时，使用HF湿法腐蚀进一步去除，以形成直至所述第二硅衬底201的凹槽203，并使凹槽203内的第二硅衬底201获得光滑表面。
当然，也可以通过刻蚀去除部分的地二绝缘层202，使所述凹槽203底部保留有部分的第二绝缘层202，保留的绝缘层的厚度可以依据需求进行确定，此处并不进行限定。
如图8～图9所示，接着进行步骤1-6)，键合所述第一硅衬底101及所述第二绝缘层202。
作为示例，在键合之前，还包括对述第一硅衬底101及所述第二硅衬底201进行清洗的步骤。
作为示例，在键合前，还包括对所述第一硅衬底101以及所述第二绝缘层202表面进行等离子亲水处理的步骤。
如图10所示，最后进行步骤1-7)，进行退火工艺使所述第一硅衬底101从剥离界面处剥离，与所述第二绝缘层202键合的部分作为绝缘体岛上硅衬底材料的硅顶层。
作为示例，退火工艺的气氛为N2气氛。
作为示例，退火工艺的温度范围为400～500℃，以使所述第一硅衬底101从剥离界面处剥离，在本实施例中，所述退火工艺的温度选用为450℃。
另外，还包括步骤1-8)，进行高温(1000～1200℃)退火，以加强所述第一硅衬底101及所述第二绝缘层202的键合强度。
最后，采用CMP工艺对所述顶层硅表面进行抛光，获得光洁表面的顶层硅。
如图11～图13所示，然后进行步骤2)，于所述绝缘体岛上硅衬底上制作CMOS器件，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。
作为示例，步骤2)包括：
如图11所示，首先进行步骤2-1)，于PMOS器件区域及NMOS器件区域之间制作隔离结构301；
如图12所示，接着进行步骤2-2)，于对应于所述凹槽103的顶层硅表面制作栅极结构302；
如图13所示，最后进行步骤2-3)，于PMOS器件区域的沟道两侧的顶层硅制作P型源区305及P型漏区306，于NMOS器件区域的沟道两侧的顶层硅制作N型源区303及N型漏区304。
如图14所示，本实施例还提供一种基于绝缘体岛上硅衬底的CMOS器件结构，包括：绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅401、绝缘层402以及顶层硅404，且所述绝缘层402对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽403；CMOS器件，制作于所述绝缘体岛上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。
作为示例，所述绝缘层402为二氧化硅层，所述绝缘层402的厚度为不小于5nm。
作为示例，所述顶层硅404的厚度范围为20～2000nm。
作为示例，所述CMOS器件包括：隔离结构405，制作于PMOS器件区域及NMOS器件区域之间；栅极结构406，制作于对应于所述凹槽403的顶层硅404表面；P型源区409及P型漏区410，制作于PMOS器件区域的沟道两侧的顶层硅中；N型源区407及N型漏区408，制作于NMOS器件区域的沟道两侧的顶层硅中。
如上所述，本发明的基于绝缘体岛上硅衬底的CMOS器件结构及制备方法，具有以下有益效果：本发明在绝缘体岛上硅衬底上制作CMOS器件，所述绝缘体岛上硅衬底的绝缘层对应于制备晶体管沟道的位置具有贯穿所述顶层硅及底层硅之间的凹槽，以在CMOS器件体区下方设置空洞或挖空区域，可以大大增加后续制备CMOS器件的可靠性，主要包括：1)减小了源漏与衬底的寄生电容，提高了器件工作速度；2)减小了源漏耦合，从而抑制了短沟道效应，可以制作更小沟道尺寸的晶体管；3)消除了沟道下方BOX层中的缺陷对沟道载流子的散射，提高载流子迁移率；4)抑制高能粒子入射对器件的影响，增加器件抗辐照性能。本发明结构及方法简单，可有效提高器件的可靠性，在半导体制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，其特征在于，包括步骤：
步骤1)，制作绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道两侧的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽；
步骤2)，于所述绝缘体岛上硅衬底上制作CMOS器件，且所述CMOS器件的沟道两侧制作于与所述凹槽对应的顶层硅中。
2.根据权利要求1所述的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，其特征在于，步骤1)包括：
步骤1-1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层；
步骤1-2)，基于所述第一绝缘层对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面，然后去除所述第一绝缘层；
步骤1-3)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层；
步骤1-4)，于所述第二绝缘层表面形成掩膜层，并于对应于制备晶体管栅极的位置形成刻蚀窗口；
步骤1-5)，基于刻蚀窗口刻蚀所述第二绝缘层，形成贯穿至所述第二硅衬底或底部保留有部分第二绝缘层的凹槽；
步骤1-6)，键合所述第一硅衬底及所述第二绝缘层；
步骤1-7)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第二绝缘层键合的部分作为绝缘体岛上硅衬底材料的硅顶层；
步骤1-8)，进行高温退火，以加强所述第二硅衬底及所述第二绝缘层的键合强度。
3.根据权利要求2所述的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，其特征在于：步骤1-1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层，步骤1-3)中，采用热氧化工艺于所述第二硅衬底表面形成二氧化硅层，作为第二绝缘层，所述第二绝缘层的厚度为不小于5nm。
4.根据权利要求2所述的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，其特征在于：步骤1-2)中，所述剥离离子为H离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20～2000nm。
5.根据权利要求2所述的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，其特征在于：步骤1-7)中，退火工艺的气氛为N2气氛，退火工艺的温度范围为400～500℃，以使所述第一硅衬底从剥离界面处剥离。
6.根据权利要求2所述的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，其特征在于：步骤1-7)中，还包括对所述顶层硅表面进行CMP抛光的步骤。
7.根据权利要求1所述的基于绝缘体岛上硅衬底的CMOS器件结构的制备方法，其特征在于，步骤2)包括：
步骤2-1)，于PMOS器件区域及NMOS器件区域之间制作隔离结构；
步骤2-2)，于对应于所述凹槽的顶层硅表面制作栅极结构；
步骤2-3)，于PMOS器件区域的沟道两侧的顶层硅制作P型源区及P型漏区，于NMOS器件区域的沟道两侧的顶层硅制作N型源区及N型漏区。
8.一种基于绝缘体岛上硅衬底的CMOS器件结构，其特征在于，包括：
绝缘体岛上硅衬底，所述绝缘体岛上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管栅极的位置具有贯穿所述顶层硅及底层硅之间或底部保留有部分绝缘层的凹槽；
CMOS器件，制作于所述绝缘体岛上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。
9.根据权利要求8所述的基于绝缘体岛上硅衬底的CMOS器件结构，其特征在于：所述绝缘层为二氧化硅层，所述绝缘层的厚度为不小于5nm。
10.根据权利要求8所述的基于绝缘体岛上硅衬底的CMOS器件结构，其特征在于：所述顶层硅的厚度范围为20～2000nm。
11.根据权利要求8所述的基于绝缘体岛上硅衬底的CMOS器件结构，其特征在于：所述CMOS器件包括：
隔离结构，制作于PMOS器件区域及NMOS器件区域之间；
栅极结构，制作于对应于所述凹槽的顶层硅表面；
P型源区及P型漏区，制作于PMOS器件区域的沟道两侧的顶层硅中；
N型源区及N型漏区，制作于NMOS器件区域的沟道两侧的顶层硅中。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105914445A (zh) * | 2016-05-09 | 2016-08-31 | 中国科学院上海微系统与信息技术研究所 | 基于绝缘体上硅衬底的射频共面波导元件及其制备方法 |
| CN109935628A (zh) * | 2019-03-27 | 2019-06-25 | 中国科学院上海微系统与信息技术研究所 | 基于图形化soi衬底的抗辐照晶体管及其制作方法 |
| CN109962106A (zh) * | 2017-12-14 | 2019-07-02 | 上海新微技术研发中心有限公司 | Mosfet器件及其制造方法 |
| CN111435641A (zh) * | 2019-01-11 | 2020-07-21 | 中国科学院上海微系统与信息技术研究所 | 三维堆叠的环栅晶体管及其制备方法 |
| CN115881618A (zh) * | 2021-09-28 | 2023-03-31 | 苏州华太电子技术股份有限公司 | 半导体结构的制作方法以及半导体结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1914721A (zh) * | 2004-01-09 | 2007-02-14 | 国际商业机器公司 | 通过多孔硅技术形成构图的绝缘体上硅/悬空硅复合结构 |
| US20080265323A1 (en) * | 2007-04-27 | 2008-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Manufacturing Method Thereof |
-
2015
- 2015-12-29 CN CN201511017174.XA patent/CN105390495A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1914721A (zh) * | 2004-01-09 | 2007-02-14 | 国际商业机器公司 | 通过多孔硅技术形成构图的绝缘体上硅/悬空硅复合结构 |
| US20080265323A1 (en) * | 2007-04-27 | 2008-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Manufacturing Method Thereof |
Non-Patent Citations (1)
| Title |
|---|
| V.KILCHYTSKA等: "Silicon-on-Nothing MOSFETs：An efficient solution for parasitic substrate coupling suppression in SOI devices", 《APPLIED SURFACE SCIENCE》 * |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105914445A (zh) * | 2016-05-09 | 2016-08-31 | 中国科学院上海微系统与信息技术研究所 | 基于绝缘体上硅衬底的射频共面波导元件及其制备方法 |
| CN105914445B (zh) * | 2016-05-09 | 2019-04-19 | 中国科学院上海微系统与信息技术研究所 | 基于绝缘体上硅衬底的射频共面波导元件及其制备方法 |
| CN109962106A (zh) * | 2017-12-14 | 2019-07-02 | 上海新微技术研发中心有限公司 | Mosfet器件及其制造方法 |
| CN109962106B (zh) * | 2017-12-14 | 2022-10-14 | 上海新微技术研发中心有限公司 | Mosfet器件及其制造方法 |
| CN111435641A (zh) * | 2019-01-11 | 2020-07-21 | 中国科学院上海微系统与信息技术研究所 | 三维堆叠的环栅晶体管及其制备方法 |
| CN109935628A (zh) * | 2019-03-27 | 2019-06-25 | 中国科学院上海微系统与信息技术研究所 | 基于图形化soi衬底的抗辐照晶体管及其制作方法 |
| CN115881618A (zh) * | 2021-09-28 | 2023-03-31 | 苏州华太电子技术股份有限公司 | 半导体结构的制作方法以及半导体结构 |
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