CN103137467A - 移除氧化层的半导体制作工艺 - Google Patents

Abstract

本发明公开一种移除氧化层的半导体制作工艺，其步骤包含提供一含有隔离结构与垫氧化层的基底、进行一干式清洗制作工艺与一湿式清洗制作工艺来移除该垫氧化层、形成一牺牲氧化层于该基底上、进行一离子注入步骤以在该隔离结构两旁形成掺杂阱区。

Description

移除氧化层的半导体制作工艺

技术领域

本发明涉及一种半导体制作工艺，更特别言之，其涉及一种使用干蚀刻制作工艺加上湿蚀刻制作工艺来蚀刻氧化层的半导体制作工艺。

背景技术

传统习用的局部硅氧化(Local Oxidation of Silicon，LOCOS)隔离法由于鸟喙(birds beak)效应与表面不平坦的限制，在250纳米(nm)以下的电路制作多已被浅沟槽隔离结构(Shallow Trench Isolation，STI)所取代。浅沟槽隔离结构虽然能提高元件的积成度，但制作工艺中衍生许多问题仍须加以解决，以免造成元件电性与隔离效果恶化。

例如，就现今常用的半导体制作工艺而言，在整个制作的制作工艺期间，常需要进行许多湿蚀刻制作工艺去除氧化物或在进行沉积薄膜前清理基底表面，例如以稀释氢氟酸(Diluted HF，DHF)的蚀刻清洗。湿蚀刻制作工艺在实作上容易因为过度蚀刻而在同样具有氧化物等材质的浅沟槽隔离结构的边缘处形成一凹陷区(一般称为STI divot)。此凹陷区特征在湿蚀刻步骤越多的情况下愈为明显。

图1所绘示者即为一现有浅沟槽隔离结构的截面示意图。如图1所示，基底110之间形成有一浅沟槽隔离结构120，而浅沟槽隔离结构120顶面的两侧边缘处会因为过度蚀刻之故而形成凹陷区D1及D2。当栅极结构跨过浅沟槽隔离结构120边缘时，栅极导体在浅沟槽隔离结构120边缘会陷在凹陷区D1及D2中，因而造成局部电场增强，使得元件区边际的晶体管特性提早引发，造成栅极电压(Vg)与漏极电流(Id)的对数曲线，亦即log Id-Vg曲线的次临界区(sub-threshold region)出现一肿起(hump)现象。更甚者，当凹陷区D1及D2扩大，以至二凹陷区D1及D2连结在一起，甚至降低浅沟槽隔离结构120的高度H时，更可能促使跨过浅沟槽隔离结构120边缘的栅极结构桥接在一起，造成短路。并且，随着半导体元件尺寸日益缩小的趋势，当通道宽度变小时，此现象更为明显，使得元件的临界电压(threshold voltage，Vth)值下降。

故此，如何解决上述隔离结构两侧边缘部位因为氧化层的蚀刻制作工艺所产生的凹陷问题，是为目前业界亟需面对与克服的课题。

发明内容

为了改善现有的隔离结构在经过蚀刻制作工艺后容易出现凹陷(divot)的问题，本发明提出了一种改良的半导体制作工艺，其步骤中以干式清洗制作工艺与湿式清洗制作工艺来取代传统湿蚀刻制作工艺，可避免隔离结构产生凹陷特征进而影响到半导体元件的电性表现等问题。

本发明的目的之一为提供一种移除氧化层的半导体制作工艺，其步骤包含有提供一基底，该基底包含一隔离结构将该基底区分为一第一区与一第二区以及一垫氧化层位于该第一区以及该第二区的表面，一干式清洗制作工艺与一湿式清洗制作工艺会被依序用来移除该垫氧化层，之后再形成一牺牲氧化层于该第一区以及该第二区上，以及进行一离子注入步骤以在该第一区与第二区形成掺杂阱(井)区。

本发明的另一目的为提供一种移除氧化层的半导体制作工艺，其步骤包含有提供一基底，该基底包含一隔离结构将该基底区分为一第一区以及一第二区以及一垫氧化层位于该第一区以及该第二区的表面，一第一移除制作工艺用来移除该垫氧化层，之后形成一牺牲氧化层于该第一区以及该第二区上，再进行一离子注入步骤以在该第一区与第二区形成各别的掺杂阱区，以及再进行一第二移除制作工艺来移除该多个牺牲氧化层，其中该第一移除制作工艺与该第二移除制作工艺的至少其中一者会包含一干蚀刻制作工艺。

无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，俾使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。

图1为现有技术中一现有浅沟槽隔离结构的截面示意图；

图2～图11所绘示的为根据本发明实施例的半导体制作流程的截面示意图，其中：

图2为根据本发明一实施例的半导体制作流程中的隔离沟槽蚀刻步骤的截面示意图；

图3描绘出根据本发明一实施例中一隔离沟槽的截面示意图；

图4为根据本发明一实施例的半导体制作流程中隔离结构形成步骤的截面示意图；

图5为根据本发明一实施例的半导体制作流程中用一干式清洗制作工艺与一湿式清洗制作工艺来去除垫氧化层的步骤的截面示意图；

图6描绘出根据本发明一实施例中一隔离沟槽与其上所形成的牺牲氧化层的截面示意图；

图7为根据本发明一实施例的半导体制作流程中定义掺杂阱区的离子注入步骤的截面示意图；

图8描绘出根据本发明一实施例中隔离结构与其两旁的掺杂阱区的截面示意图；

图9为根据本发明一实施例的半导体制作流程中用一干式清洗制作工艺与一湿式清洗制作工艺来去除牺牲氧化层的步骤的截面示意图；

图10为根据本发明一实施例的半导体制作流程中形成栅极介电层的步骤的截面示意图；

图11描绘出根据本发明一实施例中隔离结构与其两旁所形成的掺杂阱区及栅极介电层等结构的截面示意图；

图12为利用现有技术的半导体制作工艺所作出的隔离结构在在穿透式电子显微镜下的截面照片；

图13为利用本发明的半导体制作工艺所作出的隔离结构在穿透式电子显微镜下的截面照片。

需注意本说明书中的所有图示皆为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同实施例中对应或类似的特征。

主要元件符号说明

110基底

120浅沟槽隔离结构

210/210’基底

220垫氧化层

230氮化层

240光致抗蚀剂层

250沟槽

260隔离结构

270牺牲氧化层

280光致抗蚀剂层

290a/290b掺杂阱区

300介电层

310光致抗蚀剂层

P1蚀刻制作工艺

P2第一干式清洗制作工艺

P3第一湿式清洗制作工艺

P4离子注入制作工艺

P5第二干式清洗制作工艺

P6第二湿式清洗制作工艺

P7湿蚀刻制作工艺

具体实施方式

图2-图11所绘示者为根据本发明一实施例的半导体制作流程的截面示意图。请参阅图2-图11。首先，如图2所示，一基底210被提供来在其上依序成长一垫氧化层220与一氮化层230，之后再以光刻制作工艺形成一图案化光致抗蚀剂层240并定义出一隔离区A。垫氧化层220作为基底210与氮化层230之间的应力缓冲层，其厚度约为数十至数百埃(Angstrom，

)，而氮化层230则用作为蚀刻掩模以及后续化学机械研磨(CMP)步骤所需的停止层，其厚度约为数百至数千

关于上述垫氧化层220与氮化层230的细节将于后述实施例中将有进一步的说明。在本发明实施例中，基底210可为如硅基底(silicon substrate)、含硅基底、外延硅(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或覆硅绝缘基材(silicon-on-insulator，SOI)等半导体基底。本实施例中，基底210为一硅基底，垫氧化层220为一二氧化硅层，而氮化层230则为一氮化硅层。在本发明的其他实施例中，光致抗蚀剂层240下方可具有抗反射层(未图示)；垫氧化层220与氮化层230可被其他材料的叠层所取代，此其他材料可以是含碳或含硅的适合作为硬掩模的材料。

接着进行单次或逐次蚀刻制作工艺P1。如图2所示，先以光致抗蚀剂层240用作为蚀刻掩模来图案化氮化层230及垫氧化层220，随后再以图案化的氮化层230作为蚀刻掩模在基底210上蚀刻出一沟槽250，如图3所示，沟槽250的深度一般介于300～700纳米(nm)之间。之后，还可选择性地在沟槽250的内壁上成长一衬垫层(未示出)，以消除蚀刻所造成的损害，其中衬垫层例如为一氧化层，其可以热氧化法形成，但本发明不以此为限。

如图4所示，填充一隔离结构260于沟槽250内，例如以化学气相沉积法(CVD)、高深宽比制作工艺(high aspect ratio process，HARP)、高密度等离子体化学气相沉积法(HDPCVD)、常压化学气相沉积法(APCVD)等方法形成于沟槽250中。而后，再以化学机械研磨制作工艺磨去表面凸出的材料，并以氮化层230作为研磨终止层，以留下一与氮化层230顶面齐平的隔离结构260平面S1。之后，再利用热磷酸等将氮化层230去除，如此一来，即可形成一突出于基底210及垫氧化层220的隔离结构260。当然，在其他实施例中，隔离结构260也可为场氧化层(field oxide，FOX)等绝缘结构，本发明不以此为限。

承上所述，如图4，本发明已形成一基底210’，其中包含了一隔离结构260以及一垫氧化层220。隔离结构260将基底210’区分为多个主动区域(active area)，例如一第一区A1以及一第二区A2。垫氧化层220则分别位于第一区A1以及第一区A2的表面。

接着，如图5所示，进行一第一移除步骤以移除垫氧化层220，该第一移除步骤至少会包含一第一干式清洗制作工艺P2。对此步骤而言，一般现有的半导体制作工艺使用湿蚀刻制作工艺来蚀刻垫氧化层220。然而，垫氧化层220与隔离结构260的材质类似，一般皆为氧化物所形成，而湿蚀刻制作工艺为各向同性的蚀刻。是以在蚀刻时，此湿蚀刻制作工艺对于垫氧化层220与隔离结构260的蚀刻选择比较差，造成在移除垫氧化层220时会同时蚀刻掉部分的隔离结构260，使得隔离结构260靠两侧的部位产生凹陷(如图1的D1及D2特征)，此即为现有问题的来由。相较于先前技术的作法而言，本发明使用非各向同性蚀刻的干式清洗制作工艺P2，利用干式清洗制作工艺P2对于垫氧化层220与隔离结构260会具有较佳蚀刻选择比的特性，因此不会在隔离结构260上造成过度蚀刻的情形。此外，干式清洗制作工艺P2在参数调变上较湿蚀刻制作工艺弹性得多，故能更精确得到所欲的隔离结构260形状。在本实施例中，干式清洗制作工艺P2可为一SiCoNi干式清洗制作工艺或Certas干式清洗制作工艺，或者干式清洗制作工艺P2可包含一含三氟化氮以及氨的干式清洗制作工艺，但本发明不以此为限。如本发明一较佳具体实施例中采用SiCoNi的远距等离子体(remote plasma)干式清洗制作工艺，其详细地化学成分变化可如下所示：

▲蚀刻剂生成：NF₃+NH₃→NH₄F+NH₄F□HF

▲蚀刻过程：NH₄F+NH₄F□HF+SiO₂→(NH₄)₂SiF₆(s)+H₂O(蚀刻，晶片温度＞35℃)

▲退火过程：(NH₄)₂SiF₆(s)→SiF₄(g)+NH₃(g)+HF(g)(退火加热，晶片温度＞100℃)

而本发明的另一具体实施例中则采用Certas的干式清洗制作工艺，其详细地化学成分变化可如下所示：

▲蚀刻过程：SiO₂+4HF→SiF₄+2H₂O

SiF₄+2HF+2NH₃→(NH₄)₂SiF₆

(蚀刻，晶片温度25～60℃)

▲后续加热处理：(NH₄)₂SiF₆→SiF₄+NH₃+HF

(加热至室温～250℃之间，将副产物从晶片表面升华。)

再者，于本发明实施例中，在完成干式清洗制作工艺P2之后，第一移除步骤可选择性地包含一第一湿式清洗制作工艺P3，以进一步清洗基底210表面。具体言之，由于在进行SiCoNi或Certas干式清洗制作工艺之后，可能会有些许氟离子及金属污染物残留，是以本发明再进行一湿式清洗制作工艺P3，以进一步移除氟离子，并可再移除基底210上的原生氧化物等杂质。在本实施例中，湿式清洗制作工艺P3为一含氢氟酸(HF)的清洗制作工艺，由于先前的第一干式清洗制作工艺P2业已移除大部分的垫氧化层220，仅残留不到

厚度的垫氧化层220，故具各向同性蚀刻的第一湿式清洗制作工艺P3的制作工艺时间可大幅缩短，较佳的制作工艺时间为数秒至数十秒。而在进行第一湿式清洗制作工艺P3之后，可选择性地再对基底210进行一碱性标准清洗制作工艺(Standard clean 1，SC1)及/或一酸性标准清洗制作工艺(Standard clean 2，SC2)。如此，可再进一步移除氟离子及杂质，但不至于劣化隔离结构260的形状。至此，不具缺陷特征的隔离结构260顺利制作完成。

现在请参照图6，在以第一干式清洗制作工艺P2与第一湿式清洗制作工艺P3移除垫氧化层220后，基底210的表面会另外形成一层牺牲氧化层270。该牺牲氧化层270的功效在于可增加后续离子注入制作工艺中的注入散射度，进而使所形成的掺杂阱区(如N阱区及/或P阱区)轮廓能获得较佳的控制，同时也可避免该离子注入制作工艺中所使用的光致抗蚀剂与基底210表面直接接触而污染基底。在本发明实施例中，该牺牲氧化层270可以热氧化制作工艺形成，特别是一快速热氧化制作工艺，其厚度可介于数十～

之间。

接着请参照图7，在形成牺牲氧化层270后，之后就要以离子注入制作工艺来在基底210上的特定部位定义出掺杂阱区域。如图所示，本实施例以P阱区的制作为例，在进行离子注入前，基底210上的隔离结构260与第二区A2区域上会先覆盖上一层光致抗蚀剂280来作为离子注入掩模。如此，在进行离子注入P4时，只有未受光致抗蚀剂280覆盖的第一区A1基底会受到掺质(如硼)的植入，形成一P阱区。上述同样的步骤可重复应用在隔离结构260另一侧的第二区A2上，其可通过如磷、砷等掺质的植入而在第二区A2上形成一相对的N阱区。

图8即为以上述离子注入制作工艺定义出掺杂阱区并将光致抗蚀剂280拔除后的层结构截面示意图。如图所示，隔离结构260的两边各形成了一掺杂阱区290a与290b，例如分别为一N阱区与一P阱区，此即完成了一适合用来建构CMOS元件结构的基材。须注意在本发明实施例中，该掺杂阱区290a与290b也可能为同型的掺杂区，端视所欲制作的元件结构而定。

在完成掺杂阱区290a与290b的定义后，接着，如图9所示，类似图5移除垫氧化层220的步骤，进行一第二移除制作工艺来来移除牺牲氧化层270。在本发明一特定实施例中，该第二移除制作工艺可包含一第二干式清洗制作工艺P5与一第二湿式清洗制作工艺P6。同样地，本实施例的第二干式清洗制作工艺P5在参数调变上较湿蚀刻制作工艺弹性，故能更精确得到所欲的隔离结构260形状，而第二湿式清洗制作工艺P6可进一步移除残留的氟离子与基底210的原生氧化物等杂质，以此两道制作工艺的搭配将可得到更佳的隔离结构260。

在本实施例中，第二干式清洗制作工艺P5为一SiCoNi干式清洗制作工艺或Certas干式清洗制作工艺，或者干式清洗制作工艺P5可包含一含三氟化氮以及氨的干式清洗制作工艺，其中以SiCoNi的远距等离子体(remoteplasma)干式清洗制作工艺为佳，但本发明不以此为限。而第二湿式清洗制作工艺P6为一含氢氟酸(HF)的清洗制作工艺，其较佳的制作工艺时间为15秒。在完成上述第二湿式清洗制作工艺P6之后，可选择性地再进行一碱性标准清洗制作工艺(Standard clean 1，SC1)及/或一酸性标准清洗制作工艺(Standard clean 2，SC2)。如此，可进一步移除氟离子及杂质并清洁基底210表面，但不至劣化隔离结构260的形状。至此，不具缺陷特征且两侧定义有掺杂阱区域的隔离结构260顺利制作完成。

之后如图10所示，在掺杂阱定义完成后可以接着进行一般的半导体元件制作工艺，例如形成一介电层300于第一区A1以及第二区A2上。本实施例中，由于欲于第一区A1中形成的介电层的厚度较欲于第二区A2中形成的介电层的厚度薄，以使第一区A1中的介电层应用于例如低电压元件以及第二区A2中的介电层应用于例如高电压元件。因此，须先去除第一区A1中的介电层300，而后再另外形成一较薄的介电层。是以，一般先以图案化的一光致抗蚀剂310保护其下方的欲留下的介电层300，并蚀除第一区A1中的介电层300。形成介电层300的制作工艺例如为一热氧化制作工艺，在本实施例中，形成介电层300的制作工艺为一快速热氧化制作工艺，但本发明不以此为限，也可使用化学气相沉积制作工艺。蚀除第一区A1中的介电层300的方法，可例如进行一湿蚀刻制作工艺P7。在本实施例中，湿蚀刻制作工艺P7为一缓冲氧化物蚀刻(Buffered oxide etch，BOE)制作工艺，但本发明不以此为限。此外，本实施例以移除第一区A1为例，但也可为先移除第二区A2的介电层300，本发明不以此为限。

如图11所示，再形成一厚度较薄的介电层300a，以完成厚度不同的介电层300及300a的制作。再者，本发明的介电层300也可为一栅极介电层而再形成一栅极结构。例如，在形成厚度不同的介电层300及300a之后，即可再形成一栅极电极层(未示出)。而后，可依序图案化栅极电极层及栅极介电层、形成间隙壁、形成源/漏极等。此为一般形成晶体管的步骤，不在此赘述。此外，本实施例的移除区域及隔离结构260个数仅为本发明所应用的一例，实际操作下的移除区域及隔离结构260个数视当时情况而定，但凡应用本发明的精神者，应皆属本发明的范围。

现在请参照图12与图13，其分别为利用先前技术的半导体制作工艺与本发明的半导体制作工艺所作出的隔离结构在穿透式电子显微镜下(Transmission Electron Microscopy，TEM)的截面示意图。如图12所示，在现有技术中，基底上所形成的氧化层(如前述的垫氧化层与牺牲氧化层)通过以稀释氢氟酸清洗260秒或300秒的湿蚀刻方式来蚀除，可以看到长时间的湿蚀刻制作工艺会过度蚀刻基底上的隔离结构而在其两边形成显著的凹陷区，在此一先前技术对照样本的实施态样下，其凹陷区下陷的深度可达宽度可达

此两边的凹陷区几乎已经快要合并，此态样在实作中易造成隔离结构两边的栅极结构接合在一起，造成短路。

而就图13来看，本发明半导体制作工艺所制作出的隔离结构在两边掺杂阱区域都完成定义后仍旧保持着原有的形状，其两边并无观察到任何凹陷的特征，是为一型态良好的隔离结构。故相较于先前技术长时间的湿式清洗制作工艺而言，本发明以干式清洗制作工艺为主，搭配短时间的湿式清洗制作工艺的作法能有效避免隔离区域受到过度蚀刻，保持其原有形状。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (32)

1.一种移除氧化层的半导体制作工艺，包含有：

提供一基底，该基底包含一隔离结构以及一垫氧化层，该隔离结构至少将该基底区分为一第一区以及一第二区，且该垫氧化层位于该第一区以及该第二区的表面；

进行一干式清洗制作工艺与一湿式清洗制作工艺来移除该垫氧化层；

形成一牺牲氧化层于该第一区以及该第二区上；以及

进行一离子注入步骤以在该第一区与第二区形成各别的掺杂阱区。

2.如权利要求1所述的半导体制作工艺，其中该干式清洗制作工艺包含一含三氟化氮以及氨的干式清洗制作工艺。

3.如权利要求1所述的半导体制作工艺，其中该干式清洗制作工艺包含SiCoNi的远距等离子体(remote plasma)干式清洗制作工艺。

4.如权利要求1所述的半导体制作工艺，其中该湿式清洗制作工艺包含一含氢氟酸的湿式清洗制作工艺。

5.如权利要求4所述的半导体制作工艺，其中该含氢氟酸的清洗制作工艺的制作工艺时间为数秒至数十秒。

6.如权利要求1所述的半导体制作工艺，其中该牺牲氧化层包含以热氧化制作工艺形成。

7.如权利要求6所述的半导体制作工艺，其中该牺牲氧化层包含以快速热氧化制作工艺形成。

8.如权利要求1所述的半导体制作工艺，其中该隔离结构包含一浅沟槽隔离结构或一场氧化层。

9.如权利要求8所述的半导体制作工艺，其中该浅沟槽隔离结构包含以高深宽比制作工艺(high aspect ratio process，HARP)、高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition，HDPCVD)、或常压化学气相沉积法(atmosphere pressure chemical vapor deposition，APCVD)形成。

10.如权利要求1所述的半导体制作工艺，其中该垫氧化层的厚度为数十至数百

11.如权利要求1所述的半导体制作工艺，其中该牺牲氧化层的厚度介于数十

12.如权利要求1所述的半导体制作工艺，其中在移除该牺牲氧化层之后，还包含形成一栅极介电层。

13.如权利要求12所述的半导体制作工艺，其中在形成该栅极介电层之后还包含进行一缓冲氧化物蚀刻(Buffered oxide etch，BOE)制作工艺。

14.如权利要求1所述的半导体制作工艺，其中在进行该湿式清洗制作工艺之后，还包含进行一碱性标准清洗制作工艺(Standard clean 1，SC1)。

15.如权利要求1所述的半导体制作工艺，其中在进行该湿式清洗制作工艺之后，还包含进行一酸性标准清洗制作工艺(Standard clean 2，SC2)。

16.一种移除氧化层的半导体制作工艺，包含有：

提供一基底，该基底包含一隔离结构以及一垫氧化层，该隔离结构至少将该基底区分为一第一区以及一第二区，且该垫氧化层位于该第一区以及该第二区的表面；

进行一第一移除制作工艺来移除该垫氧化层；

形成一牺牲氧化层于该第一区以及该第二区上；

进行一离子注入步骤以在该第一区与第二区形成各别的掺杂阱区；以及

进行一第二移除制作工艺来移除该多个牺牲氧化层，其中该第一移除制作工艺与该第二移除制作工艺的至少其中一者会包含一干蚀刻制作工艺。

17.如权利要求16所述的半导体制作工艺，其中该干蚀刻制作工艺包含一含三氟化氮以及氨的干式清洗制作工艺。

18.如权利要求16所述的半导体制作工艺，其中该干蚀刻制作工艺包含SiCoNi的远距等离子体(remote plasma)干式清洗制作工艺。

19.如权利要求16所述的半导体制作工艺，其中该第一移除制作工艺还包含一湿蚀刻制作工艺。

20.如权利要求16所述的半导体制作工艺，其中该第二移除制作工艺还包含一湿蚀刻制作工艺。

21.如权利要求19或20所述的半导体制作工艺，其中该湿蚀刻制作工艺包含一含氢氟酸的湿式清洗制作工艺。

22.如权利要求21所述的半导体制作工艺，其中该含氢氟酸的湿式清洗制作工艺的制作工艺时间为数秒至数十秒。

23.如权利要求16所述的半导体制作工艺，其中该牺牲氧化层包含以热氧化制作工艺形成。

24.如权利要求23所述的半导体制作工艺，其中该牺牲氧化层包含以快速热氧化制作工艺形成。

25.如权利要求16所述的半导体制作工艺，其中该隔离结构包含一浅沟槽隔离结构或一场氧化层。

26.如权利要求25所述的半导体制作工艺，其中该浅沟槽隔离结构包含以高深宽比制作工艺(high aspect ratio process，HARP)、高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition，HDPCVD)、或常压化学气相沉积法(atmosphere pressure chemical vapor deposition，APCVD)形成。

27.如权利要求16所述的半导体制作工艺，其中该垫氧化层的厚度为数十至数百

28.如权利要求16所述的半导体制作工艺，其中该牺牲氧化层的厚度介于数十

29.如权利要求16所述的半导体制作工艺，其中在移除该牺牲氧化层之后，还包含形成一栅极介电层。

30.如权利要求29所述的半导体制作工艺，其中在形成该栅极介电层之后还包含进行一缓冲氧化物蚀刻(Buffered oxide etch，BOE)制作工艺。

31.如权利要求19或20所述的半导体制作工艺，其中在进行该湿蚀刻之后，还包含进行一碱性标准清洗制作工艺(Standard clean 1，SC1)。

32.如权利要求19或20所述的半导体制作工艺，其中在进行该湿蚀刻之后，还包含进行一酸性标准清洗制作工艺(Standard clean 2，SC2)。

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