KR101556450B1 - 반도체 소자용 핀 구조체, 핀 전계 효과 트랜지스터 및 반도체 소자 제조방법 - Google Patents

반도체 소자용 핀 구조체, 핀 전계 효과 트랜지스터 및 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자용 핀 구조체에 관한 것이다. 예시적인 소자용 핀 구조체는 기판의 주표면으로부터 돌출하는 하부 부분으로서, 제 1 격자 상수를 갖는 제 1 물질을 포함하는 하부 부분; 하부 부분과의 계면을 갖는 상부 부분으로서, 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는 제 2 반도체 물질을 포함하는 상부 부분; 계면보다 낮고 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍으로서, 각각이 제 1 폭을 갖는 제 1 노치 쌍; 및 계면의 대향하는 측들로 연장하는 제 2 노치 쌍으로서, 각각이 상기 제 1 폭보다 큰 제 2 폭을 갖는 상기 제 2 노치 쌍을 포함한다.

Description

반도체 소자용 핀 구조체, 핀 전계 효과 트랜지스터 및 반도체 소자 제조방법{FIN STRUCTURE FOR SEMICONDUCTOR DEVICE, FIN FIELD EFFECT TRANSISTOR AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 집적 회로 제조에 관한 것이고, 보다 구체적으로는 핀 구조체를 가진 반도체 소자에 관한 것이다.
반도체 산업이 더 높은 소자 밀도, 더 높은 성능, 및 더 낮은 비용을 위해서 나노미터 기술 공정 노드로 진보됨에 따라 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 등의 3차원 설계의 개발에서 제조 및 설계 모두로부터의 도전 과제가 발생되었다. 전형적인 FinFET은 예를 들어 기판의 실리콘층의 일부를 에칭함으로써 형성된 기판으로부터 연장하는 박막의 수직 "핀(fin)"(또는 핀 구조체)와 함께 제조된다. FinFET의 채널이 이러한 수직 핀 내에 형성된다. 게이트가 핀 상부에(예를 들어, 둘러싸서) 제공된다. 채널의 양측 상에 게이트를 갖는 것은 양측으로부터의 채널의 게이트 제어를 허용한다. 추가적으로, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 이용한 FinFET의 소스/드레인(S/D) 부분에서의 변형된 물질이 캐리어 이동성을 향상시키기 위해 사용될 수 있다.
그러나, 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에는 그러한 피처(feature) 및 공정을 구현하기 위한 도전 과제가 있다. 예를 들어, 인접한 핀들 사이의 빈약한 절연은 높은 FinFET 누설 전류를 야기하고, 이에 따라 소자 성능을 저하시킨다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 여러 도면은 일정한 비율로 그려지지 않았으며, 단지 예시의 목적으로만 사용된다는 것이 강조된다. 실제, 여러 피처의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 본 개시의 다양한 양상에 따른 반도체 소자를 제조하는 방법을 예시하는 흐름도이다.
도 2 내지 도 9는 본 개시의 다양한 양상에 따른 여러 제조 단계에서의 반도체 소자의 단면도이다.
도 10 내지 도 13은 본 개시의 다양한 양상에 따른 반도체 소자의 단면도이다.
이하의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다고 이해되어야 한다. 본 개시를 단순화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들면, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체에서 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
도 1은 본 개시의 다양한 양상에 따른 반도체 소자를 제조하는 방법(100)의 흐름도를 예시한다. 방법(100)은 핀 구조체를 둘러싸는 절연 구조체를 갖는 기판이 제공되는 단계(102)로 시작하고, 여기서 핀 구조체는 하부 부분 및 이 하부 부분과의 계면(interface)을 갖는 상부 부분을 포함하고, 절연 구조체의 상면은 이 계면보다 낮다. 방법(100)은 단계(104)로 계속되어 하부 부분의 대향하는 측면으로 연장하는 제 1 노치(notch), 및 계면의 대향하는 측면으로 연장하는 제 2 쌍의 노치를 형성하도록 기판에 산화 공정이 수행된다. 이하의 논의는 도 1의 방법(100)에 따라 제조될 수 있는 반도체 소자의 실시예를 예시한다.
도 2 내지 도 9는 본 개시의 다양한 양상에 따른 여러 제조 단계에서의 반도체 소자(200)의 단면도이다. 본 개시에서 채용되는 바와 같이, 반도체 소자(200)는 핀 전계 효과 트랜지스터(FinFET)라고 하고, 이하 FinFET(200)라고 한다. FinFET(200)은 임의의 핀 기반의, 다중 게이트 트랜지스터를 말한다. 다른 트랜지스터 구조체 및 유사한 구조체가 본 개시의 고려된 범위 내에 있다. FinFET(200)은 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(integrated circuit; IC) 내에 포함될 수 있다.
도 1의 방법은 완전한 FinFET(200)을 생산하지 않는다는 것이 주목된다. 완전한 FinFET(200)은 상보성 금속 산화물 반도체(CMOS) 기술 처리를 이용하여 제조될 수 있다. 따라서, 도 1의 방법(100)의 이전, 동안, 및/또는 이후에 추가의 공정이 제공될 수 있고, 일부 다른 공정은 여기서 간략히만 설명될 수 있다는 것이 이해된다. 또한, 도 1 내지 도 9는 본 개시의 개념을 더 잘 이해하기 위해서 간이화되었다. 예를 들어, 도면은 FinFET(200)을 예시하지만, IC는 저항기, 캐패시터, 인덕터, 퓨즈 등을 포함한 다수의 다른 소자를 포함할 수 있다는 것이 이해된다.
도 2 내지 도 9, 및 도 1의 단계(102)에 도시된 바와 같이, 핀 구조체(220)를 둘러싸는 절연 구조체(218)를 갖는 기판이 제공되고, 여기서 핀 구조체(220)는 하부 부분(220l) 및 이 하부 부분(220l)과의 계면(230)을 갖는 상부 부분(220u)을 포함하고, 절연 구조체(218)의 상면(218s)은 이 계면(230)보다 낮다(도 7에 도시됨).
도 2를 참조하면, 기판(202)은 제 1 격자 상수를 갖는 제 1 반도체 물질을 포함하고, 이에 따라 본 개시에서 제 1 반도체 물질(202)이라고도 한다. 일부 실시예에서, 기판(202)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함한다. 기판(202)은 설계 요건에 의존하여 다양한 도핑 영역(예를 들어, p형 기판 또는 n형 기판)을 포함할 수 있다. 일부 실시예에서, 도핑 영역은 p형 또는 n형 도판트로 도핑될 수 있다. 예를 들어, 도핑 영역은 붕소 또는 BF2와 같은 p형 도판트, 인 또는 비소와 같은 n형 도판트; 및/또는 그들의 조합으로 도핑될 수 있다. 도핑 영역은 n형 FinFET을 위해 구성되거나, 또는 대안적으로는 p형 FinFET을 위해 구성될 수 있다.
일부 실시예에 있어서, 기판(202)은 다이아몬드 또는 게르마늄과 같은 어떤 다른 적합한 원소 반도체; 갈륨 비화물, 실리콘 카바이드, 인듐 비화물, 또는 인듐 인화물과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적합한 합금 반도체로 이루어질 수 있다. EH한, 기판(202)은 에피택셜층(에피층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있고, 그리고/또는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조체를 포함할 수 있다.
일실시예에 있어서, 패드층(204a) 및 마스크층(204b)이 반도체 기판(202)의 상부 표면(202t) 상에 형성된다. 패드층(204a)은 예를 들어 열적 산화 공정을 이용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드층(204a)은 반도체 기판(202)과 마스크층(204b) 사이의 접착층으로서 작용할 수 있다. 패드층(204a)은 또한 마스크층(204b)을 에칭하기 위한 에칭 정지층으로서 작용할 수도 있다. 일실시예에 있어서, 마스크층(204b)은 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 인핸스드 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 실리콘 질화물로 형성된다. 마스크층(204b)은 후속하는 포토리소그래피 공정 동안에 하드 마스크로서 이용된다. 감광성 층(206)이 마스크층(204b) 상에 형성되고, 그 후에 패터닝되어 감광성 층(206) 내에 개구부(208)를 형성한다.
도 3 내지 도 5에 도시된 바와 같이, 기판(202) 내에 쉘로우 트랜치 절연(shallow trench isolation; STI) 영역[도 5에 도시된 STI 영역(216)과 같은]을 형성하기 위해, 도 3의 구조체는 기판(202) 내에 반도체 핀(212)을 형성함으로써 생산된다. 일부 실시예에 있어서, 마스크층(204b) 및 패드층(204a)은 아래 놓인 반도체 기판(202)을 노출시키기 위해 개구부(208)을 통하여 에칭된다. 노출된 반도체 기판(202)은 그 후에 반도체 기판(202)의 주표면(202s)과 함께 트랜치(210)를 형성하기 위해 에칭된다. 트렌치(210) 사이의 반도체 기판(202)의 부분들이 반도체 핀(212)을 형성한다. 일부 실시예에 있어서, 트렌치(210)는 서로 평행하고 서로에 대하여 근접하게 이격되어 있는 스트립들[FinFET(200)의 상부에서 보여지는 형태]일 수 있다. 일부 실시예에 있어서, 트렌치(210)는 연속적이고 반도체 핀(212)을 둘러쌀 수 있다.
도시된 실시예에 있어서, 기판 주표면(202s)으로부터 돌출하는 반도체 핀(212)은 2개의 핀을 포함한다. 일부 실시예에 있어서, FinFET(200)은 2개보다 적거나 많은, 예를 들어 하나의 핀 또는 3개의 핀을 포함할 수 있다. 그 후에, 감광성 층(206)은 제거된다. 이어서, 반도체 기판(202)의 자연 산화물을 제거하기 위해 세정이 수행될 수 있다. 세정은 희석된 불화수소산(diluted hydrofluoric acid; DHF)을 이용하여 수행될 수 있다.
그 후에, 라이너 산화물(도시되지 않음)이 트렌치(210) 내에 선택적으로 형성된다. 일실시예에 있어서, 라이너 산화물은 약 20Å 내지 약 500Å의 범위 내의 두께를 가진 열 산화물일 수 있다. 일부 실시예에 있어서, 라이너 산화물은 인시튜 스팀 발생(in-situ steam generation; ISSG) 등을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(210)의 코너를 라운딩하여 전기장을 감소시키고, 이에 따라 결과의 집적 회로의 성능을 향상시킨다.
도 4는 유전체 물질(214)의 성막 이후의 결과의 구조체를 도시한다. 일부 실시예에 있어서, 트렌치(210)는 유전체 물질(214)로 충진된다. 유전체 물질(214)은 실리콘 산화물을 포함할 수 있고, 이에 따라 본 개시에서 산화물(214)이라고도 한다. 일부 실시예에 있어서, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 실리케이트 글라스(fluoride-doped silicate glass; FSG), 로우-k 유전체 물질과 같은 다른 유전체 물질이 사용될 수도 있다. 일부 실시예에 있어서, 산화물(214)은 고밀도 플라즈마(high-density-plasma; HDP) CVD 공정을 이용하고 반응 전구체로서 실란(SiH4) 및 산소(O2)를 이용하여 형성될 수 있다. 다른 실시예에서, 산화물(214)은 부기압 CVD(sub-atmospheric CVD; SACVD) 공정 또는 고에스펙트비 공정(high aspect-ratio process; HARP)을 이용하여 형성될 수 있고, 공정 기체는 테트라에틸오르쏘실리케이트(TEOS) 및 오존(O3)을 포함할 수 있다. 또 다른 실시예에 있어서, 산화물(214)은 수소실세스콰이옥산(HSQ) 또는 메틸실세스콰이옥산(MSQ)와 같은 스핀-온-유전체(spin-on-dielectric; SOD) 공정을 이용하여 형성될 수 있다.
그 후에, 화학 기계적 연마가 STI 영역(216)을 형성하기 위해 수행되고, 마스크층(204b) 및 패드층(204a)의 제거가 후속된다(도 5에 도시됨). 일실시예에 있어서, 마스크층(204b)은 실리콘 질화물로 형성되고, 마스크층(204b)은 뜨거운 H3PO4을 이용한 습식 공정을 이용하여 제거될 수 있는 반면, 패드층(204a)은, 실리콘 산화물로 형성되었다면, 희석된 HF산을 이용하여 제거될 수 있다.
도 6 내지 도 7에 도시된 바와 같이, 반도체 핀(212)의 상부 부분은 소자 성능을 향상시키기 위해 다른 반도체 물질로 대체된다. 하드 마스크로서 STI 영역(216)을 이용하여, 이웃하는 STI 영역(216) 사이의 채널 캐비티(212c)를 형성하기 위해 비보호되거나(unprotected) 노출된 반도체 핀(212)을 리세싱하도록 이방성 플라즈마 에칭 공정이 수행된다(도 6에 도시됨). 이웃하는 STI 영역(216) 사이의 반도체 핀(212)의 남아 있는 부분은 이하 핀 구조체(220)의 저부 부분(220l)이라고 하고, 기판(202)의 주표면(202s)으로부터 돌출한다. 일부 실시예에 있어서, 저부 부분(220l)은 제 1 격자 상수를 갖는 제 1 반도체 물질(202)을 포함할 수 있다. 일부 실시예에 있어서, 제 1 반도체 물질(202)은 Si, Ge, SiGe, 또는 III-V 반도체 물질을 포함한다. 일부 실시예에 있어서, 에칭 공정은 에칭 기체로서 Cl2, HBr, NF3, CF4, 및 SF6으로부터 선택된 화학물을 이용하여 수행될 수 있다.
이어서, 도 7의 구조체가 채널 캐비티(212c) 내를 충진하는 제 1 반도체 물질(222)을 선택적으로 성장시킴으로써 생산되고, 제 1 반도체 물질(222)은 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는다. 일부 실시예에서, 제 1 격자 상수는 제 2 격자 상수보다 크다. 일부 실시예에서, 제 1 격자 상수는 제 2 격자 상수보다 작다. 일부 실시예에서, 제 2 반도체 물질(222)은 Si, Ge, SiP, SiCP, SiGe, 또는 III-V 반도체 물질을 포함한다. 성장시킨 후에 제 2 반도체 물질(222)의 상부 표면(222s)이 STI 영역(216)의 상부 표면(216s)과 실질적으로 같은 레벨이 되도록 CMP와 같은 평탄화가 수행된다. 일부 실시예에 있어서, 제 2 반도체 물질(222)이 핀 구조체(220)의 상부 부분(220u)을 형성한다. 또한, 상부 부분(220u)은 저부 부분(220l)과의 계면(230)을 갖는다.
n형 FinFET을 위한 일부 실시예에 있어서, 제 2 반도체 물질(222)은 SiP 또는 SiCP를 포함한다. 도시된 실시예에 있어서, SiCP와 같은 제 2 반도체 물질(222)이 채널 캐비티(212c)를 충진하기 위해 LPCVD 공정에 의해 선택적으로 성장된다. 도시된 실시예에 있어서, LPCVD 공정은 반응 기체로서 SiH4, CH4, PH3, 및 H2를 이용하여 약 1 내지 100 Torr의 압력 하에 약 400 내지 800℃의 온도에서 수행된다.
p형 FinFET을 위한 일부 실시예에 있어서, 제 2 반도체 물질(222)은 SiGe를 포함한다. 도시된 실시예에 있어서, SiGe와 같은 제 2 반도체 물질(222)이 채널 캐비티(212c)를 충진하기 위해 LPCVD 공정에 의해 선택적으로 성장된다. 일실시예에 있어서, LPCVD 공정은 반응 기체로서 SiH2Cl2, SiH4, GeH4, HCl, B2H6, 및 H2를 이용하여 약 1 내지 200 Torr의 압력 하에 약 400 내지 800℃의 온도에서 수행된다.
채널 캐비티(212c)를 충진하는 제 2 반도체 물질(222)을 선택적으로 성장시킨 후에 STI 영역(216)은 상부 부분(220u) 및 저부 부분(220l)의 일부를 노출시키기 위해 에칭 단계에 의해 리세싱되어 리세스(228) 및 남아 있는 산화물(214)을 초래한다(도 8에 도시됨). 핀 구조체(220)를 둘러싸는 남아 있는 산화물(214)은 이하 절연 구조체(218)라고 하고, 절연 구조체(218)의 상부 표면(218s)은 계면(230)보다 낮다. 일부 실시예에 있어서, 에칭 단계는 예를 들어 불화수소산(HF) 내에 기판(202)을 딥핑함으로써 습식 에칭 공정을 이용하여 수행될 수 있다. 일부 실시예에 있어서, 에칭 공정은 건식 에칭 공정을 이용하여 수행될 수 있고, 건식 에칭은 에칭 기체로서 CHF3 또는 BF3를 이용하여 수행될 수 있다. 도시된 실시예에 있어서, 노출된 부분[즉, 상부 부분(220u) 및 저부 부분(220l)의 일부]은 소스/드레인(S/D) 부분 및 상기 S/D 부분들 사이의 채널 부분을 포함한다. 채널 부분은 FinFET(200)의 채널 영역을 형성하기 위해 사용된다.
이러한 지점까지의 공정 단계는 주표면(202s)으로부터 돌출하는 핀 구조체(220)를 갖는 기판(202)을 제공하였다. 종래, 핀 구조체(220)의 핀들은 서로에 대하여 근접하게 이격된다. 핀 구조체(220)를 둘러싸는 절연 구조체(218)를 도입함으로써 핀 구조체(220)의 각 핀들이 이웃하는 핀들로부터 절연된다. 그러나, 기판(202)은 인접한 핀들 사이에 캐리어 수송 경로를 제공할 수 있다. 인접한 핀들 사이의 빈약한 절연은 높은 FinFET 누설 전류를 유발하고, 그에 따라 소자 성능을 저하시킨다.
따라서, 도 9를 참조하여 이하 논의된 처리 공정은 인접한 핀들 사이의 캐리어 전송 경로를 좁히기 위해 핀 구조체(220) 내에 복수의 노치 쌍을 형성할 수 있다. 빈약한 절연으로 인한 높은 누설 전류와 연관된 문제는 감소 및/또는 회피될 수 있다. 그러므로, 출원인의 방법은 브레이크다운(breakdown) 효과 및 누설과 같은 소망의 소자 성능 특성을 성취할 수 있다.
도 9 및 도 1의 단계(104)에 도시된 바와 같이, 핀 구조체(220) 내에 복수의 노치 쌍을 제조하기 위해, 도 9의 구조체는 하부 부분(222l)의 대향하는 측들로 연장하는 제 1 노치 쌍(224) 및 계면(230)의 대향하는 측들로 연장하는 제 2 노치 쌍(226)을 형성하기 위해 기판(202)에 산화 공정(240)을 수행함으로써 생산된다.
일부 실시예에 있어서, 기판(202)에 산화 공정(240)을 수행하는 단계는 산소 함유 환경에서 기판(202)을 어닐링하는 단계를 포함한다. 어닐링 공정은 고온 어닐링을 사용한다.
일부 실시예에 따르면, 고온 어닐링은 산소 함유 환경(예를 들어 H2O, O3, 또는 O2를 함유)에서 수행되는 스파이크 어닐을 포함한다. 어닐링 온도는 약 800℃ 내지 약 1,300℃ 사이에 있을 수 있다. 어닐링 시간은 약 1초 내지 약 10초 사이에 있을 수 있다.
대안의 실시예에 따르면, 고온 어닐링은 산소 함유 환경(예를 들어 H2O, O3, 또는 O2를 함유)에서 기판(202)을 소킹하는 것에 의한 소크 어닐(soak anneal) 공정을 포함한다. 어닐링 온도는 약 800℃ 내지 약 1,200℃ 사이에 있을 수 있다. 어닐링 시간은 약 30초보다 클 수 있다.
또 다른 대안의 실시예에 따르면, 고온 어닐링은 산소 함유 환경(예를 들어 H2O, O3, 또는 O2를 함유)에서 기판(202)을 노출하는 것에 의한 퍼내스 어닐(furnace anneal)을 포함한다. 어닐링 온도는 약 450℃ 내지 약 1,200℃ 사이에 있을 수 있다. 어닐링 시간은 약 1시간 이상일 수 있다.
일부 실시예에서, 기판(202)에 산화 공정(240)을 수행하는 단계는 산호 함유 플라즈마에 기판을 노출시키는 단계를 포함한다. 다르게 말하면, 산화 공정(240)은 공정 기체로서 산호 함유 기체(H2O, O3, 또는 O2 등)를 이용하는 플라즈마 산화를 포함한다.
플라즈마 산화는 에칭제 기체를 사용하는 것 대신에 산소 함유 기체가 사용됨으로써 에칭보다는 플라즈마 산화가 수행된다는 것을 제외하고 건식 에칭을 위해 사용되는 생산 툴을 이용하여 수행될 수 있다. 이용가능한 툴은 유도 결합 플라즈마(Inductively Coupled Plasma; ICP)용 툴, 트랜스포머 결합 플라즈마(Transformer Coupled Plasma; TCP)용 툴, 전자 사이클로트론 공진(Electron Cyclotron Resonance; ECR)용 툴 등을 포함하고, 이것에 한정되지는 않는다. 예시적인 플라즈마 산화 공정에 있어서, 플라즈마 산화용 챔버에서 O2는 약 5mTorr 내지 약 20mTorr 사이의 압력을 갖고, O2의 유속은 약 50sccm 내지 약 400sccm 사이일 수 있다. RF 전력은 약 40watt 내지 약 800watt 사이에 있을 수 있고, DC 바이어스는 약 0V 내지 약 60V 사이에 있을 수 있다.
대안의 실시예에 있어서, 플라즈마 산화는 다운스트림 플라즈마를 이용하여 수행된다. 예시적인 플라즈마 산화 공정에 있어서, 다우스트림 플라즈마용 챔버에서 O2는 약 500mTorr 내지 약 2,000mTorr 사이의 압력을 갖고, O2의 유속은 약 1,000sccm 내지 약 4,000sccm 사이일 수 있다. 공정 기체는 수소(H2) 및 질소(N2)를 포함하는 포밍(forming) 기체를 더 포함할 수 있고, H2는 약 2퍼센트 내지 약 10퍼센트의 유속 퍼센트를 갖는다. RF 전력은 약 1,000watt 내지 약 3,000watt 사이에 있을 수 있다.
핀 구조체(220)의 외부 표면을 산화하는 것보다는 산화의 결과로서, 제 1 노치 쌍(224)이 저부 부분(220l)와 절연 구조체(218)의 상부 표면(218s) 사이의 접점(232)에 인접하여 생성되고, 여기서 제 1 노치 쌍(224)은 계면(230)보다 낮고 저부 부분(220l)의 대향하는 측들로 연장되며(내측 방향으로), 제 1 노치(224) 각각은 제 1 폭(W1)을 갖는다. 그 동안에, 제 2 노치 쌍(226)이 계면(230)에서 생성되고, 여기서 제 2 노치 쌍(226)은 계면(230)의 대향하는 측들로 연장하며(내측 방향으로), 제 2 노치 쌍(226) 각각은 제 1 폭(W1)보다 큰 제 2 폭(W2)을 갖는다.
계면(230) 및 접점(232)에서 발생된 높은 변형(high strain)은, 핀 구조체(220)의 외부 표면(낮은 변형을 갖거나 변형이 없음)에 비해, 산화를 촉진할 수 있다는 것을 발견하였다. 또한, 접점(228)에서보다 계면(230)에서 더 많은 산소를 공급하기 때문에 제 2 폭(W2)이 제 1 폭(W1)보다 크다. 일부 실시예에서, 제 1 폭(W1)에 대한 제 2 폭(W2)의 비는 약 2 내지 약 100이다. 일부 실시예에서, 동일한 측 상의 제 1 노치 쌍(224)의 상부 표면(224s)과 제 2 노치 쌍(226)의 상부 표면(226s) 사이의 높이(H)는 1 nm 내지 20 nm의 범위 내에 있다. 그러므로, 제 1 노치 쌍(224) 및 제 2 노치 쌍(226)을 이용하면 출원인의 방법은 인접한 핀들 사이의 캐리어 수송 경로를 좁히는 것을 도울 수 있다.
게다가, 공정 조건은 또한 계면 영역을 먼저 산화하기 위해 산소가 계면을 통해 침투할 수 있도록 제어될 수 있다. 최적의 공정 조건은 변형 레벨, 반도체 영역[즉, 상부 부분(220u) 및 저부 부분(220l)] 및 절연 영역의 구성, 및 산화 방법을 포함한 다양한 요인들에 관련된다. 최적의 공정 조건은 정례적인 실험을 통해 찾을 수 있다.
도 10 내지 도 13은 본 개시의 다양한 실시예에 따른 반도체 소자의 단면도이다. 일부 실시예에 있어서, 계면(230)은 제 2 노치 쌍(226)의 하나의 노치가 제 2 노치 쌍(226)의 다른 하나의 노치에 접촉할 때까지 더욱 산화될 수 있다(도 10에 도시됨). 예를 들어, 제 2 노치 쌍(226)의 단면뷰는 평면 형상을 포함한다. 상부 부분(220u)의 체적 감소로부터 초래되는 감소된 채널 부분 때문에 추가의 산화는 소망되지 않는다는 것이 주목되어야 한다.
일부 실시예에 있어서, 제 2 노치 쌍(226)의 단면뷰는 상이한 형상을 포함할 수 있다. 일부 실시예에 있어서, 제 2 노치 쌍(226)의 단면뷰는 오목 형상을 포함할 수 있다(도 11에 도시됨). 일부 실시예에 있어서, 제 2 노치 쌍(226)의 단면뷰는 볼록 형상을 포함할 수 있다(도 12에 도시됨). 일부 실시예에 있어서, 제 2 노치 쌍(226)의 단면뷰는 파형 형상을 포함할 수 있다(도 13에 도시됨). 예를 들어, 제 2 노치 쌍(226)의 단면뷰는 평면형, 오목형, 볼록형, 또는 파형으로부터 선택된 형상을 포함한다. 그러므로, 제 1 노치 쌍(224) 및 제 2 노치 쌍(226)을 이용하면 출원인의 방법은 인접한 핀들 사이의 캐리어 수송 경로를 좁히는 것을 도울 수 있다.
FinFET(200)에는 게이트 스택, 접촉부/비아, 상호연결 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피처를 형성하기 위해 추가의 CMOS 공정이 시행될 수 있다. 그러므로, 출원인의 방법은 인접한 핀들 사이의 캐리어 수송 경로를 좁히는 것을 도울 수 있다. 빈약한 절연으로 인한 높은 누설 전류와 연관된 문제가 회피될 수 있다. 그러므로, 출원인의 방법은 브레이크다운 효과 및 누설과 같은 소자 성능 특성을 성취할 수 있다.
실시예에 따르면, 반도체 소자용 핀 구조체는 기판의 주표면(major surface)으로부터 돌출하는 하부 부분으로서 제 1 격자 상수를 갖는 제 1 물질을 포함하는 하부 부분; 하부 부분과의 계면을 갖는 상부 부분으로서 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는 제 2 반도체 물질을 포함하는 상부 부분; 계면보다 낮고 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍으로서 각각이 제 1 폭을 갖는 제 1 노치 쌍; 및 계면의 대향하는 측들로 연장하는 제 2 노치 쌍으로서 각각이 제 1 폭보다 큰 제 2 폭을 갖는 제 2 노치 쌍을 포함한다.
또 다른 실시예에 따르면, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)는 주표면을 포함하는 기판; 주표면으로부터 돌출하는 핀 구조체로서 제 1 격자 상수를 갖는 제 1 반도체 물질을 포함하는 하부 부분, 하부 부분과의 계면을 갖는 상부 부분으로서 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는 제 2 반도체 물질을 포함하는 상부 부분, 계면보다 낮고 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍으로서 각각이 제 1 폭을 갖는 제 1 노치 쌍, 및 계면의 대향하는 측들로 연장하는 제 2 노치 쌍으로서 각각이 제 1 폭보다 큰 제 2 폭을 갖는 제 2 노치 쌍을 포함하는 핀 구조체; 및 핀 구조체를 둘러싸고 있는 절연 구조체로서 절연 구조체의 상부 표면은 상기 계면보다 낮은 것인 절연 구조체를 포함한다.
또 다른 실시예에 따르면, 반도체 소자를 제조하는 방법은 핀 구조체를 둘러싸고 있는 절연 구조체를 갖는 기판을 제공하는 단계 - 핀 구조체는 하부 부분 및 상기 하부 부분과의 계면을 갖는 상부 부분을 포함하고, 절연 구조체의 상부 표면은 상기 계면보다 낮음 - ; 및 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍 및 계면의 대향하는 측들로 연장하는 제 2 노치 쌍을 형성하기 위해 기판에 산화 공정을 수행하는 단계를 포함한다.
본 개시가 예시에 의해 바람직한 실시예의 관점에서 설명되었지만, 본 발명은 개시된 실시예에 한정되지 않는다는 것을 이해하여야 한다. 이에 반하여, (당업자에게 명백해지는 바와 같은) 다양한 수정 및 유사한 구성을 포함하도록 의도된다. 그러므로, 첨부된 청구항의 범위는 그러한 수정 및 유사한 구성 모두를 포함하도록 가장 넓게 해석되어야 한다.

Claims (10)

  1. 반도체 소자용 핀 구조체에 있어서,
    기판의 주표면(major surface)으로부터 돌출하는 하부 부분으로서, 제 1 격자 상수를 갖는 제 1 반도체 물질을 포함하는 상기 하부 부분;
    상기 하부 부분과의 계면을 갖는 상부 부분으로서, 상기 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는 제 2 반도체 물질을 포함하는 상기 상부 부분;
    상기 계면보다 낮고 상기 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍으로서, 각각의 제 1 노치가 제 1 폭을 갖는 상기 제 1 노치 쌍; 및
    상기 계면의 대향하는 측들로 연장하는 제 2 노치 쌍으로서, 각각의 제 2 노치가 상기 제 1 폭보다 큰 제 2 폭을 갖는 상기 제 2 노치 쌍을 포함하고, 상기 제 1 노치 쌍과 상기 제 2 노치 쌍은 상기 핀 구조체의 부분의 산화물인 것인, 반도체 소자용 핀 구조체.
  2. 제 1 항에 있어서, 상기 제 1 반도체 물질은 Si, Ge, SiGe, 또는 III-V 반도체 물질을 포함하는 것인 반도체 소자용 핀 구조체.
  3. 제 1 항에 있어서, 상기 제 2 반도체 물질은 Si, Ge, SiP, SiCP, SiGe, 또는 III-V 반도체 물질을 포함하는 것인 반도체 소자용 핀 구조체.
  4. 제 1 항에 있어서, 상기 제 1 폭에 대한 상기 제 2 폭의 비는 2 내지 100인 것인 반도체 소자용 핀 구조체.
  5. 제 1 항에 있어서, 동일한 측 상의 상기 제 1 노치 쌍의 상부 표면과 상기 제 2 노치 쌍의 상부 표면 사이의 높이는 1 nm 내지 20 nm의 범위 내에 있는 것인 반도체 소자용 핀 구조체.
  6. 제 1 항에 있어서, 상기 제 2 노치 쌍 중 하나의 노치는 상기 제 2 노치 쌍 중 나머지 다른 하나의 노치와 접촉하는 것인 반도체 소자용 핀 구조체.
  7. 제 1 항에 있어서, 상기 제 2 노치 쌍의 단면뷰는 평면형, 오목형, 볼록형, 또는 파형(wavy)으로부터 선택된 형상을 포함하는 것인 반도체 소자용 핀 구조체.
  8. 제 1 항에 있어서, 상기 제 1 격자 상수는 상기 제 2 격자 상수보다 크거나 작은 것인 반도체 소자용 핀 구조체.
  9. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)에 있어서,
    주표면을 포함하는 기판;
    상기 주표면으로부터 돌출하는 핀 구조체로서,
    제 1 격자 상수를 갖는 제 1 반도체 물질을 포함하는 하부 부분,
    상기 하부 부분과의 계면을 갖는 상부 부분으로서, 상기 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는 제 2 반도체 물질을 포함하는 상기 상부 부분,
    상기 계면보다 낮고 상기 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍으로서, 각각의 제 1 노치가 제 1 폭을 갖는 상기 제 1 노치 쌍, 및
    상기 계면의 대향하는 측들로 연장하는 제 2 노치 쌍으로서, 각각의 제 2 노치가 상기 제 1 폭보다 큰 제 2 폭을 갖는 상기 제 2 노치 쌍을 포함하고, 상기 제 1 노치 쌍과 상기 제 2 노치 쌍은 상기 핀 구조체의 부분의 산화물인 것인, 상기 핀 구조체; 및
    상기 핀 구조체를 둘러싸고 있는 절연 구조체로서, 상기 절연 구조체의 상부 표면은 상기 계면보다 낮은 것인 상기 절연 구조체
    를 포함하는 핀 전계 효과 트랜지스터(FinFET).
  10. 반도체 소자를 제조하는 방법에 있어서,
    핀 구조체를 둘러싸고 있는 절연 구조체를 갖는 기판을 제공하는 단계로서, 상기 핀 구조체는 하부 부분 및 상기 하부 부분과의 계면을 갖는 상부 부분을 포함하고, 상기 절연 구조체의 상부 표면은 상기 계면보다 낮은 것인, 상기 기판 제공 단계; 및
    상기 핀 구조체 내에 상기 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍 및 상기 계면의 대향하는 측들로 연장하는 제 2 노치 쌍을 형성하기 위해 상기 기판에 산화 공정을 수행하는 단계
    를 포함하는 반도체 소자 제조 방법.
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