TWI511297B - 半導體裝置及其製作方法 - Google Patents

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Tung Ying Lee
Yu Lien Huang
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Taiwan Semiconductor Mfg Co Ltd
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Description

半導體裝置及其製作方法
本揭示係有關於一種積體電路裝置及其製作方法，特別是有關於一種具有鰭結構之半導體裝置及其製作方法。
隨著半導體工業演進至奈米製程技術，且因應高裝置密度、高效能和低成本的裝置需求，製造和設計上係發展至三維的設計，例如鰭式場效電晶體(fin field effect transistor，簡稱FinFET)。一般的鰭式場效電晶體具有垂直且薄的鰭(或稱為鰭結構)，從基底延伸，且以例如蝕刻部分基底之矽層形成。鰭式場效電晶體之通道形成在垂直鰭中。一閘極提供於(或包覆)鰭。於通道的兩側形成閘極結構使得閘極可從兩側控制通道。此外，鰭式場效電晶體之源極/汲極部分中的應變材料使用選擇性成長的矽鍺，以增進載子移動率。
然而，於互補式金屬氧化物半導體製作中需要到對上述製程和特徵進行改善。例如，相鄰鰭間不良的隔離會導致鰭式場效電晶體高漏電流，因此降低裝置的效能。
根據上述，本揭示於一實施例提供一種半導體裝置的鰭結構，包括：一下部分，凸出於一基底之一主表面，其中下部分包括一具有第一晶格常數之第一半導體材料；一上部 分，與下部分具有一界面，其中上部分包括一具有第二晶格常數之第二半導體材料，且第二晶格常數與第一晶格常數不同；一第一對凹痕，低於界面且延伸至下部分之相對側，其中各第一凹痕具有一第一寬度；一第二對凹痕，延伸至界面之相對側，其中各第二凹痕具有一第二寬度，且第二寬度大於第一寬度。
本揭示於一實施例提供一種鰭式場效電晶體，包括：一基底，具有一主表面；一鰭結構，凸出於主表面，鰭結構包括：一下部分，包括一具有第一晶格常數之第一半導體材料；一上部分，與下部分具有一界面，且包括一具有第二晶格常數之第二半導體材料，且第二晶格常數與第一晶格常數不同；一第一對凹痕，低於界面且延伸至下部分之相對側，其中各第一凹痕具有一第一寬度；及一第二對凹痕，延伸至界面之相對側，其中各第二凹痕具有一第二寬度，且第二寬度大於第一寬度；及一隔離結構，圍繞鰭結構，其中隔離結構之頂部表面低於界面。
本揭示於一實施例提供一種半導體裝置之製作方法，包括：提供一基底，具有一圍繞一鰭結構之隔離結構，其中鰭結構包括一下部分和一上部分，且下部分和上部分間具有一界面，其中隔離結構之頂部表面低於界面；及對基底進行一氧化製程，以形成一第一對凹痕延伸至下部分之相對側，和一第二對凹痕延伸至界面之相對側。
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
200‧‧‧半導體裝置
202‧‧‧基底
202s‧‧‧主表面
202t‧‧‧頂部表面
204a‧‧‧墊層
204b‧‧‧罩幕層
206‧‧‧光感應層
208‧‧‧開口
210‧‧‧溝槽
212‧‧‧半導體鰭
212c‧‧‧通道空洞
214‧‧‧介電材料
216‧‧‧STI區
216s‧‧‧頂部表面
218‧‧‧隔離結構
218s‧‧‧頂部表面
220‧‧‧鰭結構
220l‧‧‧下部分
220u‧‧‧上部分
222‧‧‧第二半導體材料
224‧‧‧第一對凹痕
224s‧‧‧頂部表面
226‧‧‧第二對凹痕
226s‧‧‧頂部表面
228‧‧‧凹槽
230‧‧‧界面
232‧‧‧接觸點
240‧‧‧氧化製程
W1‧‧‧第一寬度
W2 ‧‧‧第二寬度
第1圖顯示本揭示各觀點半導體裝置製作方法的流程圖。
第2-9圖顯示本揭示實施例半導體裝置製作方法各階段的剖面圖。
第10-13圖顯示本揭示各實施例半導體裝置的剖面圖。
以下的揭示提供了許多不同的實施例或範例，以執行本揭示不同的特徵。構件的範例和設置的具體實例描述如下，以簡化本揭示。當然，這些僅是範例，而不是為了進行限制。例如，形成的第一圖樣於第二圖樣上在以下的說明中可包括的第一和第二圖樣形成直接接觸，並且還可以包括額外的圖樣可能被形成在第一和第二圖樣之間，所以第一和第二圖樣可能並不直接接觸。此外，本揭示於各種實施例中可重複數字及/或文字。這種重複是為了簡化和清楚的目的，本身並不決定討論的各種實施例及/或配置之間的關係。
請參照第1圖，為本揭示各觀點半導體裝置之製作方法100的流程圖。方法100首先進行步驟102，提供一基底，具有包圍鰭之隔離結構，其中鰭結構包括一下部分和一上部分，其中下部分和上部分間具有界面，且隔離結構之頂部表面低於此界面。方法100接著進行步驟104，對基底執行一氧化製程，形成第一對凹痕和第二對凹痕，第一對凹痕延伸至下部分之相對側，第二對凹痕延伸至界面之相對側。以下揭示的半導體裝置實施例的描述可根據第1圖之方法100製作。
第2-9圖顯示本揭示實施例半導體裝置200製作方法各階段的剖面圖。在以下的描述中，半導體裝置200為鰭式 場效電晶體，且以下稱為FinFET 200。FinFET 200可以為任何鰭為基礎的多閘極電晶體。本揭示之範圍包括其他的電晶體結構和類似的結構。FinFET 200可包括於微處理器、記憶晶胞及/或其他的積體電路。
值得注意的是，方法100沒有製作出完成的FinFET 200。完成的FinFET 200可使用互補式金屬氧化物半導體(CMOS)製程製作。因此，可以理解的是，可在第1圖之方法100之前、之中或之後進行其他的製程，而此其他的製程在此僅簡要的描述。此外，第1-9圖係經過簡化，以更容易理解本揭示的概念。例如，雖然圖式中揭示FinFET 200，可以理解的是積體電路可包括一些其他的裝置，包括電阻器、電容器、電感器、熔絲等。
如第2-9圖和第1圖之步驟102揭示，提供具有隔離結構218之基底202，隔離結構218包圍鰭結構220，其中鰭結構220包括一下部分220l和一上部分220u，且兩者間具有一界面230。且如第8圖所示，隔離結構218之頂部表面218s低於界面230。
請參照第2圖，在本揭示中，基底202包括具有第一晶格常數之第一半導體材料202(以下稱為第一半導體材料202)。在一些實施例中，基底202包括結晶態矽基底(例如晶圓)。晶底可依照設計的需求包括各種的摻雜區(例如P型矽基底或N型矽基底)。在一些實施例中，摻雜區可摻雜P型或N型摻雜物。例如摻雜區可摻雜例如硼或BF2 之P型摻雜物；例如磷或砷之N型摻雜物及/或上述之組合。摻雜區可用來配置成N型 FinFET或在另一實施例中配置成P型FinFET。
在一些實施例中，基底202可以一些其他的元素半導體材料製作(例如鑽石或鍺)，以一些其他的化合物半導體材料製作(例如砷化鎵、碳化矽、砷化銦或磷化銦或其他的合金半導體製作(例如鍺碳化矽、砷磷化鎵或銦磷化鍺。更甚者，基底202可包括磊晶層(可具有應變以增加效能)及/或可包括絕緣層上有矽(SOI)結構。
在一實施例中，形成一墊層204a和一罩幕層204b於半導體基底202之頂部表面202t。墊層204a可以是一包括氧化物之薄膜，例如使用熱氧化製程製作。墊層204a可以作為半導體基底202和罩幕層204b間的黏合層。墊層204a亦可用作一蝕刻硬式罩幕層204b之蝕刻停止層。在一實施例中，罩幕層204b包括氮化矽，例如使用低壓化學氣相沉積法(LPCVD)或電漿輔助化學氣相沉積法(PECVD)製作。罩幕層204b在後續的微影製程可用作一硬式罩幕。形成一光感應層206於罩幕層204b上，且後續將其圖案化，以於光感應層206中形成開口208。
如第3-5圖揭示，為於基底202中形成淺溝槽隔離區216(shallow trench isolation，簡稱STI)(如第5圖所示之STI區)，於第3圖之結構於基底202中形成半導體鰭212。在一些實施例中，經由開口208蝕刻罩幕層204b和墊層204a，暴露其下之半導體基底202。後續，蝕刻暴露之半導體基底202，以形成溝槽210(具有半導體基底202之主表面202s)。半導體基底202位於溝槽210間之部分形成半導體鰭212。在一些實施例中，溝槽210可以是彼此平行之長條型，且彼此相當接近(從FinFET 200之頂部觀看)。在一些實施例中，溝槽210可以是連續的且包圍半導體鰭212。
在所描述的實施例中，從基底主表面202s凸出之半導體鰭212包括兩個鰭。在一些實施例中，FinFET 200包括的鰭可少於或多於兩個，例如一個鰭或三個鰭。後續，移除光感應層206。接著，可進行一清洗步驟，移除半導體基底202之原生氧化層。清洗步驟可使用氫氟酸稀釋溶液(DHF)。
後續，視需要的於溝槽210中形成襯氧化層(未繪示)。在一實施例中，襯氧化層可以是一熱氧化層，且其厚度可以為約20埃至約500埃。在一些實施例中，襯氧化層可以臨場蒸氣產生技術(in situ steam generation，簡稱ISSG)或類似的技術形成。襯氧化層之形成可使溝槽210的邊角圓化，而減少電場，且因此改善形成之積體電路的效能。
第4圖揭示沉積介電材料214後的結構。在一些實施例中，溝槽210可填入介電材料214。介電材料214可包括氧化物，且因此其在本揭示中亦稱為氧化物214。在一些實施例中，介電材料214亦可使用例如氮化矽、氮氧化矽、氟矽玻璃或低介電常數材料。在一些實施例中，氧化物214可使用高密度電漿化學氣相沉積法形成，且其使用矽烷和氧作為反應氣體。在其他的實施例中，氧化物214可使用次大氣壓化學氣相沈積法或高深寬比製程形成，其中製程氣體可包括四乙氧基矽烷和臭氧。在其他的實施例中，氧化物214可使用旋轉塗佈製程形成，其可例如為氫矽鹽酸類介電材料或甲基矽酸鹽類介電材料。
後續進行化學機械研磨製程，以形成STI區216，接著如第5圖所示，移除罩幕層204b和墊層204a。在一實施例中，罩幕層204b是以氮化矽形成，則此罩幕層204b可以熱磷酸之濕蝕刻移除，墊層204a若是以氧化矽形成，其可以使用氫氟酸稀釋溶液移除。
如第6圖和第7圖所揭示，將半導體鰭212之上部分以其他半導體材料取代，以增進裝置效能。使用STI區216作為硬式罩幕，進行一非等向性電漿蝕刻製程，以使相鄰的STI區216間未被保護或暴露之半導體鰭212凹陷化，形成通道空洞212c(如第6圖所示)。相鄰STI區216間之半導體鰭212剩餘部份在以下稱為鰭結構220之下部分220l，且其從基底202之主表面202s凸出。在一些實施例中，下部分220l可包括具有第一晶格常數之第一半導體材料202。在一些實施例中，第一半導體材料202包括Si、Ge、矽化物、鍺化物、SiGe或III-V族半導體材料。在一些實施例中，蝕刻製程可使用以下蝕刻氣體：Cl2 、HBr、NF3 、CF4 或SF6 。
後續，選擇性成長第二半導體材料222，填入通道空洞212c，以製作第7圖的結構，其中第二半導體材料222具有與第一晶格常數不同之第二晶格常數。在一些實施例中，第一晶格常數大於第二晶格常數。在一些實施例中，第一晶格常數小於第二晶格常數。在一些實施例中，第二半導體材料222包括Si、Ge、矽化物、鍺化物、SiP、SiCP、SiGe或III-V族半導體材料。在上述成長步驟之後，進行例如化學機械研磨之平坦化製程，使得第二半導體材料222之頂部表面222s大體上與STI 區216之頂部表面216s共平面。在一些實施例中，第二半導體材料222形成鰭結構220之上部分220u。更甚著，上部分220u與下部分220l間具有一界面230。
在一些N型FinFET之實施例中，第二半導體材料222包括SiP或SiCP。在所描述的實施例中，第二半導體材料222(例如SiCP)是以低壓化學氣相沉積法(LPCVD)成長，以填入通道空洞212c。在所描述的實施例中，低壓化學氣相沉積法之製程溫度為約400℃至約800℃，壓力為約1Torr至100Torr，且使用SiH4 、CH4 、PH3 、H2 作為反應氣體。
在一些P型FinFET之實施例中，第二半導體材料222包括SiGe。在所描述的實施例中，第二半導體材料222(例如SiCP)是以低壓化學氣相沉積法(LPCVD)成長，以填入通道空洞212c。在一實施例中，低壓化學氣相沉積法之製程溫度為約400℃至約800℃，壓力為約1Torr至200Torr，且使用SiH2 Cl2 、SiH4 、GeH4 、HCl、B2 H6 和H2 作為反應氣體。
在選擇性成長第二半導體材料222，填入通道空洞212c之後，進行一蝕刻步驟，以凹陷化STI區216，暴露上部分220u和部分的下部分220l，形成凹槽228和剩餘氧化物214(如第8圖所示)。包圍鰭結構220之剩餘氧化物214在以下稱為隔離結構218，其中隔離結構218之頂部表面218s低於界面230。在一些實施例中，蝕刻步驟可使用濕蝕刻(例如將基底202浸泡於HF中)。在一些實施例中，蝕刻步驟可使用乾蝕刻(例如使用CHF3 或BF3 為蝕刻氣體之乾蝕刻製程)。在所描述的實施例中，暴露的部分(亦即上部分220u和部分的下部分220l)包括源極/汲極 (S/D)部分和一位於源極/汲極部分間的通道部分。通道部分是用來形成FinFET 200之通道區。
至此階段的製程步驟提供半導體基底202，具有從主表面202s凸出之一鰭結構220。一般來說，鰭結構220的鰭彼此接近。且由於具有包圍鰭結構220的隔離結構218，各鰭結構220的鰭與鄰近的鰭係彼此分隔。然而，基底202於鄰近的鰭間可能會提供一載子傳輸路徑。相鄰鰭間不良的隔離會導致FinFET之高漏電流，因此降低裝置的效能。
因此，以下根據第9圖討論之製程可於鰭結構220中形成複數對凹痕，以窄化相鄰鰭間之載子傳輸路徑。所以可減少或避免由於不良隔離產生之高漏電流相關問題。因此，本揭示之方法可達到希望的裝置效能特性(例如崩潰效應break down effect或漏電流)。
如第9圖和第1圖之步驟104所描述，為了於鰭結構220中形成複數對凹痕，對基底202進行一氧化製程240，製作第9圖的結構，以形成第一對凹痕224和第二對凹痕226，其中第一對凹痕224延伸至下部分220l之相對側，第二對凹痕226延伸至界面230之相對側。
在一些實施例中，對基底202進行氧化製程240之步驟包括於含氧環境中對基底202進行退火。退火製程使用高溫退火。
在一些實施例中，高溫退火包括尖峰退火(spike anneal)，且其在含氧的環境(例如含H2 O、O3 或O2 )下進行。退火之溫度可為約800℃至約1300℃。退火之時間可大於約 1~10秒。
在另一實施例中，高溫退火包括將基底202浸於含氧環境(例如包含H2 O、O3 或O2 )中的浸入式退火(soak anneal)。退火之溫度可為約800℃至約1200℃。退火之時間可為約大於30秒。
在另一實施例中，高溫退火包括將基底202暴露於含氧環境(例如包含H2 O、O3 或O2 )下的爐管退火。退火之溫度可為約450℃至約1200℃。退火之時間可為約1小時或更長。
在一些實施例中，對基底202進行氧化製程240之步驟包括將基底202置於含氧電漿中。換句話說，氧化製程240包括使用含氧氣體(例如H2 O、O3 或O2 )作為製程氣體之電漿氧化製程。
電漿氧化可使用用來進行乾蝕刻之機台，但不使用蝕刻氣體，而使用含氧氣體，且因此進行電漿氧化而不是蝕刻。可進行電漿氧化之機台包括(但不限於)：感應偶合電漿(Inductively coupled plasma，簡稱ICP)機台、變壓耦合電漿(Transformer coupled plasma，簡稱TCP)機台、電子迴旋加速共振(Electron cyclotron resonance，簡稱ECR)機台或類似的機台。在一示範的電漿氧化製程中，在電漿氧化腔室中，O2 之壓力為約5mTtorr至約20mTtorr，氧氣的流量為約50sccm至約400sccm。RF功率為約400瓦至約800瓦，且直流偏壓為約0V至約60V。
在另一實施例中，電漿氧化使用順流式電漿(downstream plasma)。在一示範的電漿氧化製程中，在順流式 電漿氧化腔室中，O2 之壓力為約500mTtorr至約2000mTtorr，氧氣的流量為約1000sccm至約4000sccm。製程氣體可更包括形成氣體(包括氫和氮)，其中氫之流量百分比為約2%至約10%。RF功率為約1000瓦至約3000瓦。
至於氧化的結果，其係於鄰接下部分220l和隔離結構218之頂部表面218s的接觸點232形成第一對凹痕224，而不是氧化鰭結構220的表面，其中第一對凹痕224低於界面230，且延伸至下部分220l的相對側(亦即延一向內的方向)，其中各第一凹痕224具有第一寬度W1 。於此時，在界面230形成第二對凹痕226，其中第二對凹痕226延伸至界面230的相對側(亦即延一向內的方向)，其中各第二凹痕226具有第二寬度W2 ，而第二寬度W2 大於第一寬度W1 。
可發現的是，於界面230和接觸點232的高應變會促進氧化，因此相較於鰭結構220的外部表面(具有低應變或沒有應變)較快產生氧化。更甚者，由於氧於界面230的供應大於接觸點228，第二寬度W2 係大於第一寬度W1 。在一些實施例中，第二寬度W2 與第一寬度W1 的比例為約2至約100。在一些實施例中，相同側之第一對凹痕224之頂部表面224s與第二對凹痕226之頂部表面226s間的高度為約1nm至約20nm。因此，藉由第一對凹痕224和第二對凹痕226，本揭示的方法可有助於窄化相鄰鰭間的載子傳輸路徑。
更甚著，本揭示亦可控制製程條件，使氧先穿過界面氧化界面區。理想的製程條件有關於各種參數，包括應變程度、半導體區(亦即上部分220u和下部分220l)和隔離區的組 成，及氧化的方法。理想的製程條件可經由實驗得知。
第10-13圖為本揭示各實施例半導體裝置的剖面圖。在一些實施例中，如第10圖所示，界面230可進一步的氧化直到第二對凹痕226之一者接觸第二對凹痕226之另一者。因此，在剖面圖中，第二對凹痕226包括平坦的形狀。值得注意的是，由於上部分220u減少的體積會減少通道部分，並不希望產生額外的氧化。
在一些實施例中，第二對凹痕226之剖面可包括不同的形狀。在一些實施例中，第二對凹痕226之剖面包括凹面狀(如第11圖所示)。在一些實施例中，第二對凹痕226之剖面包括凸面狀(如第12圖所示)。在一些實施例中，第二對凹痕226之剖面包括波形狀(如第13圖所示)。因此，第二對凹痕226之剖面的形狀可以為平坦、凹面、凸面或波形。藉由使用第一對凹痕224和第二對凹痕226，本揭示之方法可助於窄化相鄰鰭間的載子傳輸路徑。
可理解的是，FinFET 200可更進一步進行互補式金屬氧化物半導體(CMOS)製程，形成各種的圖樣，例如閘極堆疊、接觸/導孔、內連接金屬層、介電層、鈍化層等。因此，本揭示之方法可助於窄化相鄰鰭間的載子傳輸路徑。且可減少或避免由於不良隔離產生之高漏電流相關問題。因此，本揭示之方法可達到希望的裝置效能特性(例如崩潰效應break down effect或漏電流)。
本揭示於一實施例提供一種半導體裝置，包括：一鰭結構，包括：一下部分，凸出於一基底之一主表面，其中 下部分包括一具有第一晶格常數之第一半導體材料；一上部分，與下部分具有一界面，其中上部分包括一具有第二晶格常數之第二半導體材料，且第二晶格常數與第一晶格常數不同；一第一對凹痕，低於界面且延伸至下部分之相對側，其中各第一凹痕具有一第一寬度；一第二對凹痕，延伸至界面之相對側，其中各第二凹痕具有一第二寬度，且第二寬度大於第一寬度。
本揭示於一實施例提供一種鰭式場效電晶體，包括：一基底，具有一主表面；一鰭結構，凸出於主表面，鰭結構包括：一下部分，包括一具有第一晶格常數之第一半導體材料；一上部分，與下部分具有一界面，且包括一具有第二晶格常數之第二半導體材料，且第二晶格常數與第一晶格常數不同；一第一對凹痕，低於界面且延伸至下部分之相對側，其中各第一凹痕具有一第一寬度；及一第二對凹痕，延伸至界面之相對側，其中各第二凹痕具有一第二寬度，且第二寬度大於第一寬度；及一隔離結構，圍繞鰭結構，其中隔離結構之頂部表面低於界面。
本揭示於一實施例提供一種半導體裝置之製作方法，包括：提供一基底，具有一圍繞一鰭結構之隔離結構，其中鰭結構包括一下部分和一上部分，且下部分和上部分間具有一界面，其中隔離結構之頂部表面低於界面；及對基底進行一氧化製程，以形成一第一對凹痕延伸至下部分之相對側，和一第二對凹痕延伸至界面之相對側。
雖然本揭示之較佳實施例說明如上，然其並非用 以限定本揭示，任何熟習此領域之技術者，在不脫離本揭示之精神和範圍內，當可作些許之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體裝置
202‧‧‧基底
202s‧‧‧主表面
218‧‧‧隔離結構
220l‧‧‧下部分
220u‧‧‧上部分
224‧‧‧第一對凹痕
224s‧‧‧頂部表面
226‧‧‧第二對凹痕
226s‧‧‧頂部表面
230‧‧‧界面
232‧‧‧接觸點
240‧‧‧氧化製程
W1 ‧‧‧第一寬度
W2 ‧‧‧第二寬度

Claims (10)

  1. 一種半導體裝置，包括：一鰭結構，包括：一下部分，凸出於一基底之一主表面，其中該下部分包括一具有第一晶格常數之第一半導體材料；一上部分，與該下部分具有一界面，其中該上部分包括一具有第二晶格常數之第二半導體材料，且第二晶格常數與該第一晶格常數不同；一第一對凹痕，低於該界面且延伸至該下部分之相對側，其中各第一凹痕具有一第一寬度；以及一第二對凹痕，延伸至該界面之相對側，其中各第二凹痕具有一第二寬度，且該第二寬度大於該第一寬度。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體材料包括Si、Ge、矽化物、鍺化物、SiGe或III-V族半導體材料，該第二半導體材料包括Si、Ge、矽化物、鍺化物、SiP、SiCP、SiGe或III-V族半導體材料。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第二寬度與該第一寬度的比例為約2至約100。
  4. 如申請專利範圍第1項所述之半導體裝置，其中相同側之該第一對凹痕之頂部表面與該第二對凹痕之頂部表面間的高度為約1nm至約20nm。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第二對凹痕之一者接觸該第二對凹痕之另一者。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該第二對凹 痕之剖面的形狀為平坦、凹面、凸面或波形。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置尚包括一隔離結構，圍繞該鰭結構，其中該隔離結構之頂部表面低於該界面。
  8. 一種半導體裝置之製作方法，包括：提供一基底，具有一圍繞一鰭結構之隔離結構，其中該鰭結構包括一下部分和一上部分，且該下部分和該上部分間具有一界面，其中該隔離結構之頂部表面低於該界面；以及對該基底進行一氧化製程，以形成一第一對凹痕延伸至該下部分之相對側，和一第二對凹痕延伸至該界面之相對側。
  9. 如申請專利範圍第8項所述之半導體裝置之製作方法，其中對該基底進行氧化製程之步驟包括於一含氧環境中對該基底進行退火。
  10. 如申請專利範圍第8項所述之半導體裝置之製作方法，其中對該基底進行氧化製程之步驟包括將該基底置於一含氧電漿中。
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