KR100780644B1 - 핀트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 핀 형성후 후속 공정에서 발생되는 과도한 소자분리막의 손실을 감소시킬 수 있는 핀트랜지스터의 제조 방법을 제공하기 위한 것으로, 본 발명의 핀트랜지스터의 제조 방법은 반도체기판에 소자분리막을 형성하는 단계; 상기 소자분리막을 일정 부분 식각하여 핀구조의 활성영역을 형성하는 단계; 상기 소자분리막에 습식식각률 감소를 위한 불순물(보론)을 도핑하는 단계; 및 상기 핀 구조의 활성영역 상에 게이트산화막과 게이트전극을 차례로 형성하는 단계를 포함하고, 상술한 본 발명은 핀구조의 활성영역 형성후 소자분리막에 보론을 도핑하므로써 후속 세정 공정 중에 발생되는 소자분리막의 과도한 식각을 억제하여 신뢰성 높은 핀트랜지스터 제조 및 수율을 향상시킬 수 있는 효과가 있다.
핀트랜지스터, 소자분리막, 보론도핑, 세정
Description
도 1a는 종래기술에 따른 핀구조의 활성영역이 형성된 상태를 나타낸 도면.
도 1b는 종래기술에 따른 핀의 폭 및 높이 변동을 도시한 도면.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 핀트랜지스터의 제조 방법을 도시한 공정 단면도.
도 3은 보론도핑의 유무에 따른 실리콘산화막의 습식식각에 대한 식각률을 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 패드질화막 24A : 소자분리막
25 : 핀구조의 활성영역 26 : 게이트산화막
27 : 게이트전극
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 핀트랜지스터(Fin FET)의 제조 방법에 관한 것이다.
최근 반도체소자는 고속동작과 집적화를 구현하기 위해서 소자의 집적화(Scale down)를 계속 진행하고 있다. 하지만, 50nm 이하의 소자에서는 더 이상 기존 플라나 트랜지스터(Planar Transistor)로 집적화하기 힘들기 때문에 최근에는 3차원 구조의 핀트랜지스터(Fin FET)가 많이 연구중에 있다. 핀트랜지스터는 서브10nm 이하까지 집적이 가능하며, 플라나트랜지스터보다 훨씬 빠른 고속동작 소자를 구현할 수 있다는 장점이 있다.
핀트랜지스터의 핀(Fin)을 형성하는 방법은 활성영역과 소자분리막까지 형성된 반도체기판에 활성영역과 접촉하는 소자분리막의 일부를 제거하여 활성영역이 핀구조로 돌출되게 한다.
그러나, 핀구조의 활성영역 주위의 소자분리막 일부는 후속 세정 공정 등에서 계속 식각되어 소자분리막의 높이가 과도하게 낮아지거나 원하는 핀의 높이 및 폭보다 더 커지는 단점을 초래하게 된다.
도 1a는 종래기술에 따른 핀구조의 활성영역이 형성된 상태를 나타낸 도면이고, 도 1b는 종래기술에 따른 핀의 폭 및 높이 변동을 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11)에 소자분리막(12)이 형성되고, 소자분리막(12)의 일부를 식각하여 핀구조의 활성영역을 형성한다.
그러나, 도 1a와 같이 형성된 상태에서 후속 세정 공정을 진행하게 되면, 도 1a의 핀의 폭(A)과 핀의 높이(B)는 후속 공정 진행 중에 A' 와 B'으로 변하게 된 다. 이와 같이 핀의 폭 및 높이가 증가되면 문턱전압 및 전류균일도(Current uniformity)가 악화된다.
또한, 소자분리막의 과도한 식각으로 소자와 소자간의 분리 역하을 할 수 없게 되어 수율을 저하시키는 단점이 발생하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 핀 형성후 후속 공정에서 발생되는 과도한 소자분리막의 손실을 감소시킬 수 있는 핀트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 핀트랜지스터의 제조 방법은 반도체기판에 소자분리막을 형성하는 단계; 상기 소자분리막을 일정 부분 식각하여 핀구조의 활성영역을 형성하는 단계; 상기 소자분리막에 습식식각률 감소를 위한 불순물을 도핑하는 단계; 및 상기 핀 구조의 활성영역 상에 게이트산화막과 게이트전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 불순물을 도핑하는 단계는 보론 도핑으로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 핀트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다.
이어서, STI 공정을 이용하여 소자분리막(24)을 형성한다. 이때, STI 공정이라 함은 소자분리 마스크 및 식각을 통해 트렌치를 형성하고, 이 트렌치 내부에 소자분리막으로 사용되는 산화막(예, SiO2)을 증착한 후 패드질화막(23)에서 연마가 정지되는 CMP(Chemical Mechanical Polishing) 공정을 진행하는 것을 의미한다.
위와 같이 소자분리막(24)을 형성한 후에 핀구조의 활성영역(25)을 형성한다. 자세히 설명하면, 패드질화막(23) 상부에 감광막을 이용하여 라인 형태의 오픈영역을 갖는 핀마스크(Fin mask, 도시 생략)를 형성한 후에 핀마스크와 패드질화막(23)을 식각장벽으로 소자분리막(24)의 일부를 식각한다. 이처럼 핀구조의 활성영역(25)에 접촉하는 소자분리막(24)이 일부 식각됨에 따라 돌출 형태의 핀구조가 되고, 이를 핀구조의 활성영역(25)이라 한다.
도 2b에 도시된 바와 같이, 핀마스크를 제거한다. 이때, 핀마스크는 산소플라즈마를 이용한 스트립공정으로 제거한다.
이후, 패드질화막(23)을 이온주입 배리어로 하여 전면에 보론(Boron)을 도핑한다. 이때, 핀구조의 활성영역(25)의 상부에는 패드질화막(23)이 존재하므로 보론 도핑은 소자분리막(24)에만 진행된다.
이와 같이 보론을 도핑하는 이유는 산화막질인 소자분리막(24)의 습식식각에 대한 저항성을 증가시켜 후속 공정시 소자분리막(24)이 과도하게 식각되는 것을 억제하기 위함이다. 즉, SiO2 계열의 산화막으로 형성된 소자분리막(24)의 습식식각률(Wet etch rate)을 현저히 감소시키기 위한 것이다.
바람직하게, 보론 도핑은 이온주입법(Implantation) 또는 플라즈마도핑법(Plasma doping)을 사용하되, 1∼20keV의 에너지와 1E15∼3E16atoms/cm2 도즈로 진행한다. 아울러, 습식식각에 대한 저항성을 더욱 증가시키기 위해 열처리를 추가로 진행할 수도 있다. 이때, 열처리는 급속열처리장치(RTP) 또는 퍼니스(Furnace)에서 진행하며, 열처리는 N2, O2 또는 H2O 분위기에서 700∼1200℃ 온도로 진행한다.
상술한 보론 도핑에 의해 SiO2 물질인 소자분리막(24)은 보론도핑된 소자분리막(24A)으로 그 성질이 바뀐다.
도 2c에 도시된 바와 같이, 패드질화막(23)과 패드산화막(22)을 제거한다. 이때, 패드질화막(23)은 인산(H3PO4) 용액을 이용하여 제거하고, 패드산화막(22)은 HF 용액 또는 BOE 용액을 이용한 습식식각으로 제거한다. 여기서, 인산용액 이용시에는 소자분리막(24)의 식각이 발생되지 않고, 패드산화막(22) 제거시에 사용하는 HF 용액 또는 BOE 용액에 의해서는 소자분리막(24A)의 식각이 진행될 수 있다.
하지만, 상술한 바와 같이 미리 보론을 도핑해 준 상태이므로, 패드산화 막(22)의 습식식각시에 소자분리막(24A)이 극히 작은 습식식각률을 가지고 식각된다. 따라서, 소자분리막(24)의 식각손실을 최소화한다. 습식식각률에 대한 설명은 도3을 참조하기로 한다.
상기 패드산화막(22) 식각시에 보론이 도핑된 소자분리막(24A)의 표면을 핀구조의 활성영역(25) 표면과 동일하게 맞춘다.
도 2d에 도시된 바와 같이, 게이트산화공정을 통해 전면에 게이트산화막(26)을 형성한다. 이때, 게이트산화막(26)은 열산화를 통해 형성하며, 게이트산화막 형성전에는 게이트산화전세정(Gate oxidation pre cleaning) 공정을 진행할 수 있는데, 이러한 게이트산화전세정시에도 보론이 도핑된 소자분리막(24A)의 식각손실은 최소화된다.
이어서, 게이트산화막(26) 상에 게이트전극(27)을 형성한다. 이때, 게이트전극(27)은 실리콘계열의 물질로 형성하는데, 예컨대 폴리실리콘막으로 형성한다.
도 3은 보론도핑의 유무에 따른 실리콘산화막의 습식식각에 대한 식각률을 비교한 도면이다. 여기서, 시편은 순수한 실리콘산화막(Pure SiO2)과 보론이 도핑된 실리콘산화막(B I/I SiO2)으로 하였으며, 습식식각은 BOE 용액을 사용한 경우이다.
도 3을 참조하면, 보론이 도핑된 실리콘산화막은 순수한 실리콘산화막에 비해 습식식각률이 1/3 수준으로 감소함을 알 수 있다. 여기서, 순수한 실리콘산화막은 습식식각률이 22∼24Å/sec 수준이나, 보론이 도핑된 실리콘산화막은 6∼8Å/sec 수준으로 현저히 감소하고 있다.
더불어, 보론도핑 및 추가 열처리까지 진행한 실리콘산화막(B I/I & Ann SiO2)은 습식식각률이 4Å/sec 수준으로 측정되어, 보론도핑만 이루어진 실리콘산화막(B I/I SiO2)보다 습식식각률이 더 감소함을 알 수 있다.
상술한 실시예에 따르면, 본 발명은 핀구조의 활성영역(25) 형성후에 소자분리막(24)에 대해 습식식각률을 현저히 감소시키는 불순물의 도핑(보론 도핑)을 진행하므로써 습식식각을 이용하는 후속 세정 공정 등에서 보론이 도핑된 소자분리막(24A)이 과도하게 식각되는 것을 방지하고, 이로써 핀구조의 활성영역(25)의 높이 및 폭이 변동되는 것을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 핀구조의 활성영역 형성후 소자분리막에 보론을 도핑하므로써 후속 세정 공정 중에 발생되는 소자분리막의 과도한 식각을 억제하여 신뢰성 높은 핀트랜지스터 제조 및 수율을 향상시킬 수 있는 효과가 있다.
Claims (10)
- 반도체기판에 소자분리막을 형성하는 단계;상기 소자분리막을 일정 부분 식각하여 핀구조의 활성영역을 형성하는 단계;상기 소자분리막에 습식식각률 감소를 위한 불순물을 도핑하는 단계; 및상기 핀 구조의 활성영역 상에 게이트산화막과 게이트전극을 차례로 형성하는 단계를 포함하는 핀트랜지스터의 제조 방법.
- 제1항에 있어서,상기 불순물을 도핑하는 단계는,보론 도핑으로 진행하는 핀트랜지스터의 제조 방법.
- 제2항에 있어서,상기 보론 도핑은 이온주입법 또는 플라즈마도핑법으로 진행하는 핀트랜지스터의 제조 방법.
- 제3항에 있어서,상기 보론 도핑은, 1∼20keV의 에너지와 1E15∼3E16atoms/cm2 도즈로 진행하는 핀트랜지스터의 제조 방법.
- 제1항에 있어서,상기 불순물을 도핑하는 단계는,상기 핀구조의 활성영역 상부를 덮는 배리어를 형성한 상태에서 진행하는 핀트랜지스터의 제조 방법.
- 제5항에 있어서,상기 배리어는 질화막으로 형성하는 핀트랜지스터의 제조 방법.
- 제1항 내지 제6항 중 어느 한 항에 있어서,상기 소자분리막은 산화막으로 형성하는 핀트랜지스터의 제조 방법.
- 제7항에 있어서,상기 불순물 도핑 단계후에,추가로 열처리를 진행하는 단계를 더 포함하는 핀트랜지스터의 제조 방법.
- 제8항에 있어서,상기 열처리는, 급속열처리장치(RTP) 또는 퍼니스(Furnace)에서 진행하는 핀트랜지스터의 제조 방법.
- 제9항에 있어서,상기 열처리는, N2, O2 또는 H2O 분위기에서 700∼1200℃ 온도로 진행하는 핀트랜지스터의 제조 방법.
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