TW201320238A - 移除氧化層的半導體製程 - Google Patents

Abstract

本發明揭露了一種移除氧化層的半導體製程，其步驟包含提供一含有隔離結構與墊氧化層的基底、進行一乾式清洗製程與一濕式清洗製程來移除該墊氧化層、形成一犧牲氧化層於該基底上、進行一離子佈植步驟以在該隔離結構兩旁形成摻雜井區。

Description

移除氧化層的半導體製程

本發明係關於一種半導體製程，更特別言之，其係關於一種使用乾蝕刻製程加上濕蝕刻製程來蝕刻氧化層的半導體製程。

傳統習用的局部矽氧化(Local Oxidation of Silicon,LOCOS)隔離法由於鳥喙(birds beak)效應與表面不平坦的限制，在250奈米(nm)以下的電路製作多已被淺溝渠隔離結構(Shallow Trench Isolation,STI)所取代。淺溝渠隔離結構雖然能提高元件的積集度，但製程中衍生許多問題仍須加以解決，以免造成元件電性與隔離效果惡化。

例如，就現今常用的半導體製程而言，在整個製作的製程期間，常需要進行許多濕蝕刻製程去除氧化物或在進行沈積薄膜前清理基底表面，例如以稀釋氫氟酸(Diluted HF,DHF)的蝕刻清洗。濕蝕刻製程在實作上容易因為過度蝕刻而在同樣具有氧化物等材質的淺溝渠隔離結構的邊緣處形成一凹陷區(一般稱為STI divot)。此凹陷區特徵在濕蝕刻步驟越多的情況下愈為明顯。

第1圖所繪示者即為一習知淺溝渠隔離結構的截面示意圖。如第1圖所示，基底110之間形成有一淺溝渠隔離結構120，而淺溝渠隔離結構120頂面的兩側邊緣處會因為過度蝕刻之故而形成凹陷區D1及D2。當閘極結構跨過淺溝渠隔離結構120邊緣時，閘極導體在淺溝渠隔離結構120邊緣會陷在凹陷區D1及D2中，因而造成局部電場增強，使得元件區邊際的電晶體特性提早引發，造成閘極電壓(Vg)與汲極電流(Id)的對數曲線，亦即log Id-Vg曲線的次臨界區(sub-threshold region)出現一腫起(hump)現象。更甚者，當凹陷區D1及D2擴大，以至二凹陷區D1及D2連結在一起，甚至降低淺溝渠隔離結構120的高度H時，更可能促使跨過淺溝渠隔離結構120邊緣的閘極結構橋接在一起，造成短路。並且，隨著半導體元件尺寸日益縮小的趨勢，當通道寬度變小時，此現象更為明顯，使得元件的臨界電壓(threshold voltage,Vth)值下降。

故此，如何解決上述隔離結構兩側邊緣部位因為氧化層之蝕刻製程所產生的凹陷問題，是為目前業界亟需面對與克服之課題。

為了改善習知的隔離結構在經過蝕刻製程後容易出現凹陷(divot)的問題，本發明提出了一種改良的半導體製程，其步驟中以乾式清洗製程與濕式清洗製程來取代傳統濕蝕刻製程，可避免隔離結構產生凹陷特徵進而影響到半導體元件的電性表現等問題。

本發明的目的之一為提供一種移除氧化層的半導體製程，其步驟包含有提供一基底，該基底包含一隔離結構將該基底區分為一第一區與一第二區以及一墊氧化層位於該第一區以及該第二區的表面，一乾式清洗製程與一濕式清洗製程會被依序用來移除該墊氧化層，之後再形成一犧牲氧化層於該第一區以及該第二區上，以及進行一離子佈植步驟以在該第一區與第二區形成摻雜井區。

本發明的另一目的為提供一種移除氧化層的半導體製程，其步驟包含有提供一基底，該基底包含一隔離結構將該基底區分為一第一區以及一第二區以及一墊氧化層位於該第一區以及該第二區的表面，一第一移除製程用來移除該墊氧化層，之後形成一犧牲氧化層於該第一區以及該第二區上，再進行一離子佈植步驟以在該第一區與第二區形成各別的摻雜井區，以及再進行一第二移除製程來移除該等犧牲氧化層，其中該第一移除製程與該第二移除製程的至少其中一者會包含一乾蝕刻製程。

無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。

第2-11圖所繪示者係為根據本發明一實施例之半導體製作流程的截面示意圖。請參閱第2-11圖。首先，如第2圖所示，一基底210係被提供來在其上依序成長一墊氧化層220與一氮化層230，之後再以微影製程形成一圖案化光阻層240並定義出一隔離區A。墊氧化層220係作為基底210與氮化層230之間的應力緩衝層，其厚度約為數十至數百埃(Angstrom,)，而氮化層230則用作為蝕刻遮罩以及後續化學機械研磨(CMP)步驟所需的停止層，其厚度約為數百至數千。關於上述墊氧化層220與氮化層230的細節將於後述實施例中將有進一步的說明。在本發明實施例中，基底210可為如矽基底(silicon substrate)、含矽基底、磊晶矽(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或覆矽絕緣基材(silicon-on-insulator，SOI)等半導體基底。本實施例中，基底210為一矽基底，墊氧化層220為一二氧化矽層，而氮化層230則為一氮化矽層。在本發明的其他實施例中，光阻層240下方可具有抗反射層(未圖示)；墊氧化層220與氮化層230可被其他材料的疊層所取代，此其他材料可以是含碳或含矽之適合作為硬遮罩的材料。

接著進行單次或逐次蝕刻製程P1。如第2圖所示，先以光阻層240用作為蝕刻遮罩來圖案化氮化層230及墊氧化層220，隨後再以圖案化的氮化層230作為蝕刻遮罩在基底210上蝕刻出一溝渠250，如第3圖所示，溝渠250的深度一般介於300~700奈米(nm)之間。之後，還可選擇性地在溝渠250的內壁上成長一襯墊層(未示出)，以消除蝕刻所造成的損害，其中襯墊層例如為一氧化層，其可以熱氧化法形成，但本發明不以此為限。

如第4圖所示，填充一隔離結構260於溝渠250內，例如以化學氣相沉積法(CVD)、高深寬比製程(high aspect ratio process,HARP)、高密度電漿化學氣相沈積法(HDPCVD)、常壓化學氣相沈積法(APCVD)等方法形成於溝渠250中。而後，再以化學機械研磨製程磨去表面凸出的材料，並以氮化層230作為研磨終止層，以留下一與氮化層230頂面齊平的隔離結構260平面S1。之後，再利用熱磷酸等將氮化層230去除，如此一來，即可形成一突出於基底210及墊氧化層220的隔離結構260。當然，在其他實施例中，隔離結構260亦可為場氧化層(field oxide,FOX)等絕緣結構，本發明不以此為限。

承上所述，如第4圖，本發明已形成一基底210’，其中包含了一隔離結構260以及一墊氧化層220。隔離結構260將基底210’區分為複數個主動區域(active area)，例如一第一區A1以及一第二區A2。墊氧化層220則分別位於第一區A1以及第一區A2的表面。

接著，如第5圖所示，進行一第一移除步驟以移除墊氧化層220，該第一移除步驟至少會包含一第一乾式清洗製程P2。對此步驟而言，一般習知的半導體製程係使用濕蝕刻製程來蝕刻墊氧化層220。然而，墊氧化層220與隔離結構260之材質類似，一般皆為氧化物所形成，而濕蝕刻製程係為等向性的蝕刻。是以在蝕刻時，此濕蝕刻製程對於墊氧化層220與隔離結構260的蝕刻選擇比較差，造成在移除墊氧化層220時會同時蝕刻掉部分的隔離結構260，使得隔離結構260靠兩側的部位產生凹陷(如第1圖之D1及D2特徵)，此即為習知問題的來由。相較於先前技術之作法而言，本發明係使用非等向性蝕刻之乾式清洗製程P2，利用乾式清洗製程P2對於墊氧化層220與隔離結構260會具有較佳蝕刻選擇比之特性，因此不會在隔離結構260上造成過度蝕刻的情形。此外，乾式清洗製程P2在參數調變上較濕蝕刻製程彈性得多，故能更精確得到所欲的隔離結構260形狀。在本實施例中，乾式清洗製程P2可為一SiCoNi乾式清洗製程或Certas乾式清洗製程，或者乾式清洗製程P2可包含一含三氟化氮以及氨的乾式清洗製程，但本發明不以此為限。如本發明一較佳具體實施例中係採用SiCoNi的遠距電漿(remote plasma)乾式清洗製程，其詳細地化學成分變化可如下所示：

▲蝕刻劑生成：NF₃+NH₃→NH₄F+NH₄F‧HF

▲蝕刻過程：NH₄F+NH₄F‧HF+SiO₂→(NH₄)₂SiF₆(s)+H₂O(蝕刻，晶圓溫度>35℃)

▲退火過程：(NH₄)₂SiF₆(s)→SiF₄(g)+NH₃(g)+HF(g)(退火加熱，晶圓溫度>100℃)

而本發明的另一具體實施例中則採用Certas的乾式清洗製程，其詳細地化學成分變化可如下所示：

▲蝕刻過程：SiO₂+4HF→SiF₄+2H₂O

SiF₄+2HF+2NH₃→(NH₄)₂SiF₆

(蝕刻，晶圓溫度25~60℃)

▲後續加熱處理：(NH₄)₂SiF₆→SiF₄+NH₃+HF

(加熱至室溫～250℃之間，將副產物從晶圓表面昇華。)

再者，於本發明實施例中，在完成乾式清洗製程P2之後，第一移除步驟可選擇性地包含一第一濕式清洗製程P3，以進一步清洗基底210表面。具體言之，由於在進行SiCoNi或Certas乾式清洗製程之後，可能會有些許氟離子及金屬污染物殘留，是以本發明再進行一濕式清洗製程P3，以進一步移除氟離子，並可再移除基底210上之原生氧化物等雜質。在本實施例中，濕式清洗製程P3為一含氫氟酸(HF)的清洗製程，由於先前的第一乾式清洗製程P2業已移除大部份的墊氧化層220，僅殘留不到10厚度的墊氧化層220，故具等向性蝕刻之第一濕式清洗製程P3的製程時間可大幅縮短，較佳之製程時間為數秒至數十秒。而在進行第一濕式清洗製程P3之後，可選擇性地再對基底210進行一鹼性標準清洗製程(Standard clean 1,SC1)及/或一酸性標準清洗製程(Standard clean 2,SC2)。如此，可再進一步移除氟離子及雜質，但不至於劣化隔離結構260的形狀。至此，不具缺陷特徵的隔離結構260係順利製作完成。

現在請參照第6圖，在以第一乾式清洗製程P2與第一濕式清洗製程P3移除墊氧化層220後，基底210的表面會另外形成一層犧牲氧化層270。該犧牲氧化層270的功效在於可增加後續離子佈植製程中的佈植散射度，進而使所形成的摻雜井區(如N井區及/或P井區)輪廓能獲得較佳的控制，同時亦可避免該離子佈植製程中所使用之光阻與基底210表面直接接觸而污染基底。在本發明實施例中，該犧牲氧化層270可以熱氧化製程形成，特別係一快速熱氧化製程，其厚度可介於數十～110之間。

接著請參照第7圖，在形成犧牲氧化層270後，之後就要以離子佈植製程來在基底210上的特定部位定義出摻雜井區域。如圖所示，本實施例以P井區之製作為例，在進行離子佈植前，基底210上的隔離結構260與第二區A2區域上會先覆蓋上一層光阻280來作為離子佈植遮罩。如此，在進行離子佈植P4時，只有未受光阻280覆蓋的第一區A1基底會受到摻質(如硼)的植入，形成一P井區。上述同樣的步驟可重複應用在隔離結構260另一側的第二區A2上，其可透過如磷、砷等摻質之植入而在第二區A2上形成一相對的N井區。

第8圖即為以上述離子佈植製程定義出摻雜井區並將光阻280拔除後的層結構截面示意圖。如圖所示，隔離結構260的兩邊各形成了一摻雜井區290a與290b，例如分別為一N井區與一P井區，此即完成了一適合用來建構CMOS元件結構的基材。須注意在本發明實施例中，該摻雜井區290a與290b亦可能為同型的摻雜區，端視所欲製作的元件結構而定。

在完成摻雜井區290a與290b之定義後，接著，如第9圖所示，類似第5圖移除墊氧化層220之步驟，進行一第二移除製程來來移除犧牲氧化層270。在本發明一特定實施例中，該第二移除製程可包含一第二乾式清洗製程P5與一第二濕式清洗製程P6。同樣地，本實施例之第二乾式清洗製程P5在參數調變上較濕蝕刻製程彈性，故能更精確得到所欲之隔離結構260形狀，而第二濕式清洗製程P6可進一步移除殘留的氟離子與基底210的原生氧化物等雜質，以此兩道製程之搭配將可得到更佳的隔離結構260。

在本實施例中，第二乾式清洗製程P5為一SiCoNi乾式清洗製程或Certas乾式清洗製程，或者乾式清洗製程P5可包含一含三氟化氮以及氨的乾式清洗製程，其中以SiCoNi的遠距電漿(remote plasma)乾式清洗製程為佳，但本發明不以此為限。而第二濕式清洗製程P6為一含氫氟酸(HF)的清洗製程，其較佳之製程時間為15秒。在完成上述第二濕式清洗製程P6之後，可選擇性地再進行一鹼性標準清洗製程(Standard clean 1,SC1)及/或一酸性標準清洗製程(Standard clean 2,SC2)。如此，可進一步移除氟離子及雜質並清潔基底210表面，但不至劣化隔離結構260的形狀。至此，不具缺陷特徵且兩側定義有摻雜井區域的隔離結構260係順利製作完成。

之後如第10圖所示，在摻雜井定義完成後可以接著進行一般的半導體元件製程，例如形成一介電層300於第一區A1以及第二區A2上。本實施例中，由於欲於第一區A1中形成之介電層的厚度較欲於第二區A2中形成之介電層的厚度薄，以使第一區A1中之介電層應用於例如低電壓元件以及第二區A2中之介電層應用於例如高電壓元件。因此，須先去除第一區A1中之介電層300，而後再另外形成一較薄之介電層。是以，一般先以圖案化之一光阻310保護其下方之欲留下的介電層300，並蝕除第一區A1中之介電層300。形成介電層300之製程例如為一熱氧化製程，在本實施例中，形成介電層300之製程為一快速熱氧化製程，但本發明不以此為限，亦可使用化學氣相沈積製程。蝕除第一區A1中之介電層300之方法，可例如進行一濕蝕刻製程P7。在本實施例中，濕蝕刻製程P7為一緩衝氧化物蝕刻(Buffered oxide etch,BOE)製程，但本發明不以此為限。此外，本實施例係以移除第一區A1為例，但亦可為先移除第二區A2的介電層300，本發明不以此為限。

如第11圖所示，再形成形成一厚度較薄之介電層300a，以完成厚度不同之介電層300及300a之製作。再者，本發明之介電層300亦可為一閘極介電層而再形成一閘極結構。例如，在形成厚度不同之介電層300及300a之後，即可再形成一閘極電極層(未示出)。而後，可依序圖案化閘極電極層及閘極介電層、形成側壁子、形成源/汲極等。此為一般形成電晶體的步驟，不在此贅述。此外，本實施例之移除區域及隔離結構260個數僅為本發明所應用之一例，實際操作下之移除區域及隔離結構260個數視當時情況而定，但凡應用本發明之精神者，應皆屬本發明之範圍。

現在請參照第12圖與第13圖，其分別為利用先前技術之半導體製程與本發明之半導體製程所作出的隔離結構在穿透式電子顯微鏡下(Transmission Electron Microscopy,TEM)之截面示意圖。如第12圖所示，在習知技術中，基底上所形成之氧化層(如前述之墊氧化層與犧牲氧化層)係透過以稀釋氫氟酸清洗260秒或300秒的濕蝕刻方式來蝕除，可以看到長時間的濕蝕刻製程會過度蝕刻基底上的隔離結構而在其兩邊形成顯著的凹陷區，在此一先前技術對照樣本的實施態樣下，其凹陷區下陷的深度可達20、寬度可達270，此兩邊的凹陷區幾乎已經快要合併，此態樣在實作中易造成隔離結構兩邊的閘極結構接合在一起，造成短路。

而就第13圖來看，本發明半導體製程所製作出之隔離結構在兩邊摻雜井區域都完成定義後仍舊保持著原有的形狀，其兩邊並無觀察到任何凹陷的特徵，是為一型態良好的隔離結構。故相較於先前技術長時間的濕式清洗製程而言，本發明以乾式清洗製程為主，搭配短時間的濕式清洗製程之作法能有效避免隔離區域受到過度蝕刻，保持其原有形狀。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

110．．．基底

120．．．淺溝槽隔離結構

210/210’．．．基底

220．．．墊氧化層

230．．．氮化層

240．．．光阻層

250．．．溝渠

260．．．隔離結構

270．．．犧牲氧化層

280．．．光阻層

290a/290b．．．摻雜井區

300．．．介電層

310．．．光阻層

P1．．．蝕刻製程

P2．．．第一乾式清洗製程

P3．．．第一濕式清洗製程

P4．．．離子佈植製程

P5．．．第二乾式清洗製程

P6．．．第二濕式清洗製程

P7．．．濕蝕刻製程

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。

第1圖為先前技術中一習知淺溝渠隔離結構的截面示意圖；

第2圖～第11圖所繪示者係為根據本發明實施例之半導體製作流程的截面示意圖，其中：

第2圖為根據本發明一實施例之半導體製作流程中的隔離溝槽蝕刻步驟的截面示意圖；

第3圖描繪出根據本發明一實施例中一隔離溝槽的截面示意圖；

第4圖為根據本發明一實施例之半導體製作流程中隔離結構形成步驟的截面示意圖；

第5圖為根據本發明一實施例之半導體製作流程中用一乾式清洗製程與一濕式清洗製程來去除墊氧化層的步驟的截面示意圖；

第6圖描繪出根據本發明一實施例中一隔離溝槽與其上所形成的犧牲氧化層的截面示意圖；

第7圖為根據本發明一實施例之半導體製作流程中定義摻雜井區的離子佈植步驟的截面示意圖；

第8圖描繪出根據本發明一實施例中隔離結構與其兩旁的摻雜井區的截面示意圖；

第9圖為根據本發明一實施例之半導體製作流程中用一乾式清洗製程與一濕式清洗製程來去除犧牲氧化層的步驟的截面示意圖；

第10圖為根據本發明一實施例之半導體製作流程中形成閘極介電層的步驟的截面示意圖；

第11圖描繪出根據本發明一實施例中隔離結構與其兩旁所形成的摻雜井區及閘極介電層等結構的截面示意圖；

第12圖為利用先前技術之半導體製程所作出的隔離結構在在穿透式電子顯微鏡下的截面照片。

第13圖為利用本發明之半導體製程所作出的隔離結構在穿透式電子顯微鏡下的截面照片。

須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。

210．．．基底

260．．．隔離結構

290a/290b．．．摻雜井區

P5．．．第二乾式清洗製程

P6．．．第二濕式清洗製程

Claims (32)

1. 一種移除氧化層的半導體製程，包含有：提供一基底，該基底包含一隔離結構以及一墊氧化層，該隔離結構至少將該基底區分為一第一區以及一第二區，且該墊氧化層位於該第一區以及該第二區的表面；進行一乾式清洗製程與一濕式清洗製程來移除該墊氧化層；形成一犧牲氧化層於該第一區以及該第二區上；以及進行一離子佈植步驟以在該第一區與第二區形成各別的摻雜井區。
2. 如申請專利範圍第1項所述之半導體製程，其中該乾式清洗製程包含一含三氟化氮以及氨的乾式清洗製程。
3. 如申請專利範圍第1項所述之半導體製程，其中該乾式清洗製程包含SiCoNi的遠距電漿(remote plasma)乾式清洗製程。
4. 如申請專利範圍第1項所述之半導體製程，其中該濕式清洗製程包含一含氫氟酸的濕式清洗製程。
5. 如申請專利範圍第4項所述之半導體製程，其中該含氫氟酸的清洗製程的製程時間為數秒至數十秒。
6. 如申請專利範圍第1項所述之半導體製程，其中該犧牲氧化層包含以熱氧化製程形成。
7. 如申請專利範圍第6項所述之半導體製程，其中該犧牲氧化層包含以快速熱氧化製程形成。
8. 如申請專利範圍第1項所述之半導體製程，其中該隔離結構包含一淺溝渠隔離結構或一場氧化層。
9. 如申請專利範圍第8項所述之半導體製程，其中該淺溝渠隔離結構包含以高深寬比製程(high aspect ratio process,HARP)、高密度電漿化學氣相沈積法(high density plasma chemical vapor deposition,HDPCVD)、或常壓化學氣相沈積法(atmosphere pressure chemical vapor deposition,APCVD)形成。
10. 如申請專利範圍第1項所述之半導體製程，其中該墊氧化層的厚度為數十至數百。
11. 如申請專利範圍第1項所述之半導體製程，其中該犧牲氧化層的厚度介於數十～110。
12. 如申請專利範圍第1項所述之半導體製程，其中在移除該犧牲氧化層之後，更包含形成一閘極介電層。
13. 如申請專利範圍第12項所述之半導體製程，其中在形成該閘極介電層之後更包含進行一緩衝氧化物蝕刻(Buffered oxide etch,BOE)製程。
14. 如申請專利範圍第1項所述之半導體製程，其中在進行該濕式清洗製程之後，更包含進行一鹼性標準清洗製程(Standard clean 1,SC1)。
15. 如申請專利範圍第1項所述之半導體製程，其中在進行該濕式清洗製程之後，更包含進行一酸性標準清洗製程(Standard clean 2,SC2)。
16. 一種移除氧化層的半導體製程，包含有：提供一基底，該基底包含一隔離結構以及一墊氧化層，該隔離結構至少將該基底區分為一第一區以及一第二區，且該墊氧化層位於該第一區以及該第二區的表面；進行一第一移除製程來移除該墊氧化層；形成一犧牲氧化層於該第一區以及該第二區上；進行一離子佈植步驟以在該第一區與第二區形成各別的摻雜井區；以及進行一第二移除製程來移除該等犧牲氧化層，其中該第一移除製程與該第二移除製程的至少其中一者會包含一乾蝕刻製程。
17. 如申請專利範圍第16項所述之半導體製程，其中該乾蝕刻製程包含一含三氟化氮以及氨的乾式清洗製程。
18. 如申請專利範圍第16項所述之半導體製程，其中該乾蝕刻製程包含SiCoNi的遠距電漿(remote plasma)乾式清洗製程。
19. 如申請專利範圍第16項所述之半導體製程，其中該第一移除製程更包含一濕蝕刻製程。
20. 如申請專利範圍第16項所述之半導體製程，其中該第二移除製程更包含一濕蝕刻製程。
21. 如申請專利範圍第19項或第20項所述之半導體製程，其中該濕蝕刻製程包含一含氫氟酸的濕式清洗製程。
22. 如申請專利範圍第21項所述之半導體製程，其中該含氫氟酸的濕式清洗製程的製程時間為數秒至數十秒。
23. 如申請專利範圍第16頂所述之半導體製程，其中該犧牲氧化層包含以熱氧化製程形成。
24. 如申請專利範圍第23項所述之半導體製程，其中該犧牲氧化層包含以快速熱氧化製程形成。
25. 如申請專利範圍第16頂所述之半導體製程，其中該隔離結構包含一淺溝渠隔離結構或一場氧化層。
26. 如申請專利範圍第25項所述之半導體製程，其中該淺溝渠隔離結構包含以高深寬比製程(high aspect ratio process,HARP)、高密度電漿化學氣相沈積法(high density plasma chemical vapor deposition,HDPCVD)、或常壓化學氣相沈積法(atmosphere pressure chemical vapor deposition,APCVD)形成。
27. 如申請專利範圍第16項所述之半導體製程，其中該墊氧化層的厚度為數十至數百。
28. 如申請專利範圍第16項所述之半導體製程，其中該犧牲氧化層的厚度介於數十～110。
29. 如申請專利範圍第16項所述之半導體製程，其中在移除該犧牲氧化層之後，更包含形成一閘極介電層。
30. 如申請專利範圍第29項所述之半導體製程，其中在形成該閘極介電層之後更包含進行一緩衝氧化物蝕刻(Buffered oxide etch,BOE)製程。
31. 如申請專利範圍第19項或第20項所述之半導體製程，其中在進行該濕蝕刻之後，更包含進行一鹼性標準清洗製程(Standard clean 1,SC1)。
32. 如申請專利範圍第19項或第20項所述之半導體製程，其中在進行該濕蝕刻之後，更包含進行一酸性標準清洗製程(Standard clean 2,SC2)。