CN113140612A - 一种碳化硅功率器件终端结构及其制备方法 - Google Patents
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Abstract
本发明涉及半导体技术领域，公开了一种碳化硅功率器件终端结构及其制备方法，该终端结构包括：N型碳化硅衬底；形成于N型碳化硅衬底一侧的N型碳化硅外延层，N型碳化硅外延层背离N型碳化硅衬底的一侧形成有沿平行N型碳化硅衬底方向排列的P+区、第一JTE区以及第二JTE区，第一JTE区与第二JTE区不同层设置；形成于N型碳化硅外延层背离N型碳化硅衬底一侧的介质钝化层，第一JTE区或者第二JTE区与介质钝化层接触。上述终端结构中第一JTE区与第二JTE区位于不同层，第一JTE区与第二JTE区中的一个与介质钝化层接触，减小了JTE区与介质钝化层之间的接触面积，可降低介质钝化层界面电荷对JTE终端耐压的影响。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种碳化硅功率器件终端结构及其制备方法。
背景技术
碳化硅(SiC)是第三代宽禁带半导体之一，具有宽带隙、高击穿电场、高热导率、耐高温、耐高压、抗辐射等优异物理特性，所以SiC功率器件非常适合于高温、高电压、高功率等电力电子应用系统，在电动汽车、光伏逆变、轨道交通、风能发电、电机驱动等应用领域具有广阔应用前景。
碳化硅功率器件终端结构一般有结终端扩展(JTE)、场限环(FLR)和场板(FP)。场限环终端的优点是P+场限环的制作可以和SiC有源区的P+离子注入一起制作，但由于SiC功率器件的场限环间距较小，耐压对场限环间距敏感，对离子注入掩膜的制作工艺精度要求高。而JTE终端对注入掩膜制作工艺精度要求不高，要求JTE终端离子注入浓度低，但JTE终端的耐压特性对钝化层界面电荷敏感，会影响工艺重复性。
发明内容
本发明提供了一种碳化硅功率器件终端结构及其制备方法，以解决“JTE终端的耐压特性对钝化层界面电荷敏感，会影响工艺重复性”的技术问题。
为达到上述目的，本发明提供以下技术方案：
一种碳化硅功率器件终端结构，包括：
N型碳化硅衬底；
形成于所述N型碳化硅衬底一侧的N型碳化硅外延层，所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧形成有沿平行所述N型碳化硅衬底方向排列的P+区、第一结终端扩展JTE区与第二结终端扩展JTE区，所述第一JTE区与所述P+区连接，且所述第一JTE区与所述第二JTE区不同层设置；
形成于所述N型碳化硅外延层背离所述N型碳化硅衬底一侧的介质钝化层，当所述第一JTE区位于所述第二JTE区背离所述N型碳化硅衬底一侧时，所述第一JTE区与所述介质钝化层接触；当所述第二JTE区位于所述第一JTE区背离所述N型碳化硅衬底一侧时，所述第二JTE区与所述介质钝化层接触。
上述碳化硅功率器件终端结构中，碳化硅功率器件终端结构包括N型碳化硅衬底、N型碳化硅外延层以及介质钝化层，其中，N型碳化硅外延层内形成有沿平行N型碳化硅衬底方向排列的P+区、第一结终端扩展JTE区与第二结终端扩展JTE区，第一JTE区与P+区连接，且第一JTE区与第二JTE区不同层设置。当第一JTE区位于第二JTE区背离N型碳化硅衬底一侧时，第一JTE区与介质钝化层接触；当第二JTE区位于第一JTE区背离N型碳化硅衬底一侧时，第二JTE区与介质钝化层接触。
本发明提供的碳化硅功率器件终端结构中第一JTE区与第二JTE区位于不同层，且第一JTE区与第二JTE区中的一个与介质钝化层接触，减小了JTE区与介质钝化层之间的接触面积，可降低介质钝化层界面电荷对JTE终端耐压的影响。
因此，上述碳化硅功率器件终端结构可降低介质钝化层界面电荷对JTE终端耐压的影响，以便提高工艺的重复性和器件可靠性。
优选地，所述P+区包括第一P+区和第二P+区，所述第一P+区设于所述第二P+区朝向所述N型碳化硅衬底的一侧，且所述第一JTE区与所述第一P+区同层设置，所述第二JTE区与所述第二P+区同层设置。
优选地，所述第二JTE区位于所述第一JTE区与所述N型碳化硅衬底之间。
优选地，还包括形成于所述P+区与所述介质钝化层之间的正面金属电极以及形成于所述N型碳化硅衬底背离所述N型碳化硅外延层一侧的背面金属电极，所述正面金属电极与所述P+区电学接触。
还包括形成于所述介质钝化层背离所述N型碳化硅衬底一侧的聚酰亚胺钝化层。
本发明还提供一种碳化硅功率器件终端结构的制备方法，用于制备上述技术方案提供的任意一种碳化硅功率器件终端结构，包括：
形成N型碳化硅衬底；
在所述N型碳化硅衬底上形成N型碳化硅外延层，所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧形成有沿平行所述N型碳化硅衬底方向排列的P+区、第一结终端扩展JTE区与第二结终端扩展JTE区，所述第一JTE区与所述P+区连接，且所述第一JTE区与所述第二JTE区不同层设置；
在所述N型碳化硅外延层上形成介质钝化层，当所述第一JTE区位于所述第二JTE区背离所述N型碳化硅衬底一侧时，所述第一JTE区与所述介质钝化层接触；当所述第二JTE区位于所述第一JTE区背离所述N型碳化硅衬底一侧时，所述第二JTE区与所述介质钝化层接触。
优选地，当所述P+区包括第一P+区和第二P+区时，在所述N型碳化硅外延层形成第一P+区、第二P+区、所述第一JTE区以及所述第二JTE区的方法包括：
在所述N型碳化硅衬底上外延生长、形成N型碳化硅外延层；
沉积第一离子注入掩膜层，干法刻蚀所述第一离子注入掩膜层，暴露所述第一离子注入掩膜层的离子注入区域，且在所述第一离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一P+区；
去除所述第一离子注入掩膜层；
沉积第二离子注入掩膜层，干法刻蚀所述第二离子注入掩膜层，暴露所述第二离子注入掩膜层的离子注入区域，且在所述第二离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一JTE区；
去除所述第二离子注入掩膜层；
在所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧再次外延生长所述N型碳化硅外延层；
沉积第三离子注入掩膜层，干法刻蚀所述第三离子注入掩膜层，暴露所述第三离子注入掩膜层的离子注入区域，且在所述第三离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二P+区；
去除所述第三离子注入掩膜层；
沉积第四离子注入掩膜层，干法刻蚀所述第四离子注入掩膜层，暴露所述第四离子注入掩膜层的离子注入区域，且在所述第四离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二JTE区；
去除所述第四离子注入掩膜层，制备碳膜作为高温激活保护层；
高温激活所述P型掺杂离子，且在激活后去除碳膜。
优选地，当述第二JTE区位于所述第一JTE区与所述N型碳化硅衬底之间时，在所述N型碳化硅外延层形成P+区、所述第一JTE区以及所述第二JTE区的方法包括：
在所述N型碳化硅衬底上外延生长、形成所述N型碳化硅外延层；
沉积第一离子注入掩膜层，干法刻蚀所述第一离子注入掩膜层，暴露所述第一离子注入掩膜层的离子注入区域，且在所述第一离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二JTE区；
去除所述第一离子注入掩膜层；
在所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧再次外延生长N型碳化硅外延层；
沉积第二离子注入掩膜层，干法刻蚀所述第二离子注入掩膜层，暴露所述第二离子注入掩膜层的离子注入区域，且在所述第二离子注入掩膜层的离子注入区域注入P型掺杂离子、形成P+区；
去除所述第二离子注入掩膜层；
沉积第三离子注入掩膜层，干法刻蚀所述第三离子注入掩膜层，暴露所述第三离子注入掩膜层的离子注入区域，且在所述第三离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一JTE区；
去除所述第三离子注入掩膜层，制备碳膜作为高温激活保护层；
高温激活所述P型掺杂离子，且在激活后去除碳膜。
优选地，所述碳膜的制备方法为光刻胶碳化或溅镀。
优选地，还包括：
在所述P+区上形成正面金属电极；
在所述N型碳化硅衬底背离所述N型碳化硅外延层的一侧形成背面金属电极。
优选地，还包括：
在所述正面金属电极以及所述N型碳化硅外延层上沉积介质钝化层；
在所述介质钝化层上制备聚酰亚胺钝化层。
附图说明
图1为本发明实施例提供的碳化硅功率器件终端结构的结构示意图；
图2为本发明实施例提供的碳化硅功率器件终端结构的又一结构示意图；
图3为本发明实施例提供的碳化硅功率器件终端结构的制备方法流程图；
图4a-图4j为图1中结构的膜层制备示意；
图5为本发明实施例提供的碳化硅功率器件终端结构的制备方法又一流程图。
图标：1-N型碳化硅衬底；2-N型碳化硅外延层；3-P+区；31-第一P+区；32-第二P+区；4-第一JTE区；5-第二JTE区；6-正面金属电极；7-背面金属电极；8-介质钝化层；9-聚酰亚胺钝化层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，本发明提供一种碳化硅功率器件终端结构，包括：
N型碳化硅衬底1；
形成于N型碳化硅衬底1一侧的N型碳化硅外延层2，N型碳化硅外延层2背离N型碳化硅衬底1的一侧形成有沿平行N型碳化硅衬底1方向排列的P+区3、第一结终端扩展JTE区和第二结终端扩展JTE区，第一JTE区4与P+区3连接，且第一JTE区4与第二JTE区5不同层设置；
形成于N型碳化硅外延层2背离N型碳化硅衬底1一侧的介质钝化层8，当第一JTE区4位于第二JTE区5背离N型碳化硅衬底1一侧时，第一JTE区4与介质钝化层8接触；当第二JTE区5位于第一JTE区4背离N型碳化硅衬底1一侧时，第二JTE区5与介质钝化层8接触。
上述碳化硅功率器件终端结构中，碳化硅功率器件终端结构包括N型碳化硅衬底1、N型碳化硅外延层2以及介质钝化层8，其中，N型碳化硅外延层2内形成有沿平行N型碳化硅衬底1方向排列的P+区3、第一JTE区4和第二JTE区5，第一JTE区4与P+区3连接，且第一JTE区4与第二JTE区5不同层设置，当第一JTE区4位于第二JTE区5背离N型碳化硅衬底1一侧时，第一JTE区4与介质钝化层8接触；当第二JTE区5位于第一JTE区4背离N型碳化硅衬底1一侧时，第二JTE区5与介质钝化层8接触。
本发明提供的碳化硅功率器件终端结构中第一JTE区4与第二JTE区5位于不同层，且第一JTE区4与第二JTE区5中的一个与介质钝化层8接触，减小了JTE区与介质钝化层8之间的接触面积，可降低介质钝化层8界面电荷对JTE终端耐压的影响。
因此，上述碳化硅功率器件终端结构可降低介质钝化层8界面电荷对JTE终端耐压的影响，以便提高工艺的重复性和器件可靠性。
一种可选实施方式，请继续参考图1，P+区3包括第一P+区31和第二P+区32，第一P+区31设于第二P+区32朝向N型碳化硅衬底1的一侧，且第一JTE区4与第一P+区31同层设置，第二JTE区5与第二P+区32同层设置。
在上述技术方案的基础上，请继续参考图1，本发明提供的碳化硅功率器件终端结构还包括形成于P+区3与介质钝化层8之间的正面金属电极6以及形成于N型碳化硅衬底1背离N型碳化硅外延层2一侧的背面金属电极7，正面金属电极6与P+区3电学接触。
在上述技术方案的基础上，请继续参考图1，本发明提供的碳化硅功率器件终端结构还包括形成于介质钝化层8背离N型碳化硅衬底1一侧的聚酰亚胺钝化层9。
另一种可选实施方式，请参考图2，第二JTE区5位于第一JTE区4与N型碳化硅衬底1之间。
在上述技术方案的基础上，请继续参考图2，本发明提供的碳化硅功率器件终端结构还包括形成于P+区3与介质钝化层8之间的正面金属电极6以及形成于N型碳化硅衬底1背离N型碳化硅外延层2一侧的背面金属电极7，正面金属电极6与P+区3电学接触。
在上述技术方案的基础上，请继续参考图2，本发明提供的碳化硅功率器件终端结构还包括形成于介质钝化层8背离N型碳化硅衬底1一侧的聚酰亚胺钝化层9。
请参考图3，本发明还提供一种碳化硅功率器件终端结构的制备方法，用于制备上述技术方案提供的任意一种碳化硅功率器件终端结构，包括：
形成N型碳化硅衬底1；
在N型碳化硅衬底1上形成N型碳化硅外延层2，N型碳化硅外延层2背离N型碳化硅衬底1的一侧形成有沿平行N型碳化硅衬底1方向排列的P+区3、第一结终端扩展JTE区和第二结终端扩展JTE区，第一JTE区4与P+区3连接，且第一JTE区4与第二JTE区5不同层设置；
在N型碳化硅外延层2上形成介质钝化层8，当第一JTE区4位于第二JTE区5背离N型碳化硅衬底1一侧时，第一JTE区4与介质钝化层8接触；当第二JTE区5位于第一JTE区4背离N型碳化硅衬底1一侧时，第二JTE区5与介质钝化层8接触。
本发明提供的制备方法制成的碳化硅功率器件终端结构中第一JTE区4与第二JTE区5位于不同层，且第一JTE区4与第二JTE区5中的一个与介质钝化层8接触，减小了JTE区与介质钝化层8之间的接触面积，可降低介质钝化层8界面电荷对JTE终端耐压的影响，以便提高工艺的重复性和器件可靠性。
一种可选实施方式，请参考图1，当P+区3包括第一P+区31和第二P+区32时，在N型碳化硅外延层2形成第一P+区31、第二P+区32、第一JTE区4以及第二JTE区5的方法包括：
请参考图4a，在N型碳化硅衬底1上外延生长、形成N型碳化硅外延层2；
请参考图4b，沉积第一离子注入掩膜层，干法刻蚀第一离子注入掩膜层，暴露第一离子注入掩膜层的离子注入区域，且在第一离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一P+区31；
去除第一离子注入掩膜层；
请参考图4c，沉积第二离子注入掩膜层，干法刻蚀第二离子注入掩膜层，暴露第二离子注入掩膜层的离子注入区域，且在第二离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一JTE区4；
去除第二离子注入掩膜层；
请参考图4d，在N型碳化硅外延层2背离N型碳化硅衬底1的一侧再次外延生长N型碳化硅外延层2；
请参考图4e，沉积第三离子注入掩膜层，干法刻蚀第三离子注入掩膜层，暴露第三离子注入掩膜层的离子注入区域，且在第三离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二P+区32；
去除第三离子注入掩膜层；
请参考图4f，沉积第四离子注入掩膜层，干法刻蚀第四离子注入掩膜层，暴露第四离子注入掩膜层的离子注入区域，且在第四离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二JTE区5；
去除第四离子注入掩膜层，制备碳膜作为高温激活保护层；
高温激活P型掺杂离子，且在激活后去除碳膜，如图4g。
另一种可选实施方式，当第二JTE区5位于第一JTE区4与N型碳化硅衬底1之间时，在N型碳化硅外延层2形成P+区3、第一JTE区4以及第二JTE区5的方法包括：
在N型碳化硅衬底1上外延生长、形成N型碳化硅外延层2；
沉积第一离子注入掩膜层，干法刻蚀第一离子注入掩膜层，暴露第一离子注入掩膜层的离子注入区域，且在第一离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二JTE区5；
去除第一离子注入掩膜层；
在N型碳化硅外延层2背离N型碳化硅衬底1的一侧再次外延生长N型碳化硅外延层2；
沉积第二离子注入掩膜层，干法刻蚀第二离子注入掩膜层，暴露第二离子注入掩膜层的离子注入区域，且在第二离子注入掩膜层的离子注入区域注入P型掺杂离子、形成P+区3；
去除第二离子注入掩膜层；
沉积第三离子注入掩膜层，干法刻蚀第三离子注入掩膜层，暴露第三离子注入掩膜层的离子注入区域，且在第三离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一JTE区4；
去除第三离子注入掩膜层，制备碳膜作为高温激活保护层；
高温激活P型掺杂离子，且在激活后去除碳膜。
在上述两种实施方式的基础上，具体的，N型碳化硅衬底1的制备材料为碳化硅(SiC)，掺杂浓度为1e18～2e19cm-3；在N型碳化硅衬底1上外延生长、形成的N型碳化硅外延层2厚度为5～100μm，N型碳化硅外延层2的制备材料为碳化硅(SiC)，且N型掺杂浓度为1e15～5e16cm-3；离子注入掩膜层为SiO2或多晶硅，或两种组合，厚度为0.2～4μm。离子注入工艺为单步或多步高温离子注入工艺，P型掺杂离子为Al离子，形成P+区3(还包括第一P+区31以及第二P+区32)时的掺杂浓度为5e17～7e18cm-3，形成第一JTE区4或者第二JTE区5时的掺杂浓度为5e16～5e17cm-3。
需要说明的是，离子注入掩膜层包括第一种实施方式中的第一离子注入掩膜层、第二离子注入掩膜层、第三离子注入掩膜层以及第四离子注入掩膜层，或者包括，第二种实施方式中的第一离子注入掩膜层、第二离子注入掩膜层以及第三离子注入掩膜层，值得注意的是，在每种实施方式中的各离子注入掩膜层的制备材料以及厚度可以相同，也可以不同，具体情况可根据使用情况进行设定。
具体的，可设置第一JTE区4的深度为0.2～1.5μm；第二JTE区5的深度为0.2～1.5μm；P+区3的深度为0.2～3μm。
此外，二次外延生长形成的N型碳化硅外延层2厚度为0.2～1.5μm，N型掺杂浓度为1e15～5e16cm-3，制备材料为碳化硅(SiC)。值得注意的时，在实施例一中，形成第二JTE区5时的离子注入深度不超过二次外延生长形成的N型碳化硅外延层2厚度。
在上述技术方案的基础上，碳膜的制备方法为光刻胶碳化或溅镀。
具体的，碳膜厚度为0.05～2μm，激活温度为1500～1900℃。
在上述技术方案的基础上，本发明提供的碳化硅功率器件终端结构的制备方法还包括：
请参考图4h以及图5，在N型碳化硅外延层2上形成介质钝化层8之前：
在P+区3上形成正面金属电极6；
在N型碳化硅衬底1背离N型碳化硅外延层2的一侧形成背面金属电极7。
需要说明的是，正面金属电极6以及背面金属电极7的制备材料、厚度以及制备方法根据实际器件需求选择。
在上述技术方案的基础上，本发明提供的碳化硅功率器件终端结构的制备方法还包括：
请参考图4i，在正面金属电极6以及N型碳化硅外延层2上沉积介质钝化层8；
请参考图4j，在介质钝化层8上制备聚酰亚胺钝化层9。
需要说明的是，介质钝化层8的制备材料包括但不限于SiO、SiO2、SiN、SiON或其任意组合，沉积方法包括但不限于等离子体增强化学气相沉积法(Plasma EnhancedChemical Vapor Deposition，PECVD)、低压力化学气相沉积法(Low Pressure ChemicalVapor Deposition，LPCVD)、原子层沉积方法(Atomic layer deposition，ALD)，其厚度为50～2000nm。
此外，聚酰亚胺钝化层9(即PI钝化层)固化后厚度为1～5μm。
显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种碳化硅功率器件终端结构，其特征在于，包括：
N型碳化硅衬底；
形成于所述N型碳化硅衬底一侧的N型碳化硅外延层，所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧形成有沿平行所述N型碳化硅衬底方向排列的P+区、第一结终端扩展JTE区与第二结终端扩展JTE区，所述第一JTE区与所述P+区连接，且所述第一JTE区与所述第二JTE区不同层设置；
形成于所述N型碳化硅外延层背离所述N型碳化硅衬底一侧的介质钝化层，当所述第一JTE区位于所述第二JTE区背离所述N型碳化硅衬底一侧时，所述第一JTE区与所述介质钝化层接触；当所述第二JTE区位于所述第一JTE区背离所述N型碳化硅衬底一侧时，所述第二JTE区与所述介质钝化层接触。
2.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于，所述P+区包括第一P+区和第二P+区，所述第一P+区设于所述第二P+区朝向所述N型碳化硅衬底的一侧，且所述第一JTE区与所述第一P+区同层设置，所述第二JTE区与所述第二P+区同层设置。
3.根据权利要求1所述的碳化硅功率器件终端结构，其特征在于，所述第二JTE区位于所述第一JTE区与所述N型碳化硅衬底之间。
4.根据权利要求2或3所述的碳化硅功率器件终端结构，其特征在于，还包括形成于所述P+区与所述介质钝化层之间的正面金属电极以及形成于所述N型碳化硅衬底背离所述N型碳化硅外延层一侧的背面金属电极，所述正面金属电极与所述P+区电学接触。
5.根据权利要求4所述的碳化硅功率器件终端结构，其特征在于，还包括形成于所述介质钝化层背离所述N型碳化硅衬底一侧的聚酰亚胺钝化层。
6.一种碳化硅功率器件终端结构的制备方法，用于制备如权利要求1-5任一项所述的碳化硅功率器件终端结构，其特征在于，包括：
形成N型碳化硅衬底；
在所述N型碳化硅衬底上形成N型碳化硅外延层，所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧形成有沿平行所述N型碳化硅衬底方向排列的P+区、第一结终端扩展JTE区与第二结终端扩展JTE区，所述第一JTE区与所述P+区连接，且所述第一JTE区与所述第二JTE区不同层设置；
在所述N型碳化硅外延层上形成介质钝化层，当所述第一JTE区位于所述第二JTE区背离所述N型碳化硅衬底一侧时，所述第一JTE区与所述介质钝化层接触；当所述第二JTE区位于所述第一JTE区背离所述N型碳化硅衬底一侧时，所述第二JTE区与所述介质钝化层接触。
7.根据权利要求6所述的制备方法，其特征在于，当所述P+区包括第一P+区和第二P+区时，在所述N型碳化硅外延层形成第一P+区、第二P+区、所述第一JTE区以及所述第二JTE区的方法包括：
在所述N型碳化硅衬底上外延生长、形成所述N型碳化硅外延层；
沉积第一离子注入掩膜层，干法刻蚀所述第一离子注入掩膜层，暴露所述第一离子注入掩膜层的离子注入区域，且在所述第一离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一P+区；
去除所述第一离子注入掩膜层；
沉积第二离子注入掩膜层，干法刻蚀所述第二离子注入掩膜层，暴露所述第二离子注入掩膜层的离子注入区域，且在所述第二离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一JTE区；
去除所述第二离子注入掩膜层；
在所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧再次外延生长N型碳化硅外延层；
沉积第三离子注入掩膜层，干法刻蚀所述第三离子注入掩膜层，暴露所述第三离子注入掩膜层的离子注入区域，且在所述第三离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二P+区；
去除所述第三离子注入掩膜层；
沉积第四离子注入掩膜层，干法刻蚀所述第四离子注入掩膜层，暴露所述第四离子注入掩膜层的离子注入区域，且在所述第四离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二JTE区；
去除所述第四离子注入掩膜层，制备碳膜作为高温激活保护层；
高温激活所述P型掺杂离子，且在激活后去除碳膜。
8.根据权利要求6所述的制备方法，其特征在于，当所述第二JTE区位于所述第一JTE区与所述N型碳化硅衬底之间时，在所述N型碳化硅外延层形成P+区、所述第一JTE区以及所述第二JTE区的方法包括：
在所述N型碳化硅衬底上外延生长、形成所述N型碳化硅外延层；
沉积第一离子注入掩膜层，干法刻蚀所述第一离子注入掩膜层，暴露所述第一离子注入掩膜层的离子注入区域，且在所述第一离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第二JTE区；
去除所述第一离子注入掩膜层；
在所述N型碳化硅外延层背离所述N型碳化硅衬底的一侧再次外延生长N型碳化硅外延层；
沉积第二离子注入掩膜层，干法刻蚀所述第二离子注入掩膜层，暴露所述第二离子注入掩膜层的离子注入区域，且在所述第二离子注入掩膜层的离子注入区域注入P型掺杂离子、形成P+区；
去除所述第二离子注入掩膜层；
沉积第三离子注入掩膜层，干法刻蚀所述第三离子注入掩膜层，暴露所述第三离子注入掩膜层的离子注入区域，且在所述第三离子注入掩膜层的离子注入区域注入P型掺杂离子、形成第一JTE区；
去除所述第三离子注入掩膜层，制备碳膜作为高温激活保护层；
高温激活所述P型掺杂离子，且在激活后去除碳膜。
9.根据权利要求7或8任一项所述的制备方法，其特征在于，所述碳膜的制备方法为光刻胶碳化或溅镀。
10.根据权利要求9所述的制备方法，其特征在于，还包括：
在所述P+区上形成正面金属电极；
在所述N型碳化硅衬底背离所述N型碳化硅外延层的一侧形成背面金属电极。
11.根据权利要求10所述的制备方法，其特征在于，还包括：
在所述正面金属电极以及所述N型碳化硅外延层上沉积介质钝化层；
在所述介质钝化层上制备聚酰亚胺钝化层。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115579382A (zh) * | 2022-12-12 | 2023-01-06 | 深圳市森国科科技股份有限公司 | 半导体器件的终端结构及其半导体器件 |
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