CN216597601U - 合并式PiN肖特基器件和电子器件 - Google Patents

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Abstract

本公开涉及合并式PiN肖特基器件和电子器件。一种MPS器件包括：第一导电性的SiC衬底；第一导电性的SiC漂移层，在衬底上延伸；第二导电性的第一注入区域，在漂移层中延伸；第二导电性的第二注入区域，在漂移层中延伸；在第一注入区域中的第一欧姆接触部；在第二注入区域中的第二欧姆接触部；第一JB二极管，在漂移层的第一表面和第一注入区域处；第二JB二极管，在第一表面和第二注入区域处；以及第一电端子，在第一和第二注入区域处与第一表面欧姆接触；第一肖特基二极管，在第一与第二注入区域之间的漂移层处，MPS器件的击穿电压大于或等于MPS器件在抑制状态下的最大工作电压的115％。通过本公开的实施例，MPS器件允许晶片区的最优使用和改进的电性能。

Description

合并式PiN肖特基器件和电子器件
技术领域
本公开涉及一种基于碳化硅的可扩展电子器件和包括电子器件的电子装置。具体地，本公开涉及一种具有减少的电流泄漏的可小型化的合并式PiN肖特基器件。
背景技术
如已知的，具有宽间隙(例如，其带隙的能量值Eg大于1.1eV)、低导通状态电阻(RON)、高热导率、高操作频率和高电荷载流子饱和速率的半导体材料对于生产诸如二极管或晶体管等电子部件(特别地对于功率应用)来说是理想的。具有所述特征并且被设计为用于制造电子部件的材料是碳化硅(SiC)。具体地，关于先前列出的性能，以其不同多型体(例如，3C-SiC、4H-SiC、6H-SiC)呈现的碳化硅比硅更好。
相对于被设置在硅衬底上的类似器件，被设置在碳化硅衬底上的电子器件具有许多优点，诸如低导通状态输出电阻、低泄漏电流、高工作温度以及高工作频率。具体地，SiC肖特基二极管展现出更高的切换性能，使得SiC电子器件特别有利于高频应用。
基于SiC的合并式PiN肖特基(MPS)器件也是已知的。MPS器件具有至少一个肖特基二极管和至少一个PN二极管(即，结和半导体)，其被布置为彼此平行。
在正向状态下使用期间，由于相对于PN二极管正向电压(约2.5V)具有较低的肖特基二极管正向电压(约0.7V)，MPS器件作为肖特基二极管进行操作，其具有较低的电流密度(针对在约0.7V和约3V之间所包括的施加电压，在导通状态下为低泄漏)，并且假设PN二极管的特征，具有足够高的电流密度(例如针对大于3V的施加电压)。通过这种方式，MPS器件具有肖特基二极管典型的高切换速度和高效率，但也能够在高电压和高电流下操作，诸如PN二极管(例如当被偏置至约7V时，达到等于约100A的电流)。
为了使MPS器件在导通状态下高效工作，已知的MPS器件被设计为使得肖特基二极管的总的结区大于PN二极管的总的结区。在MPS器件小型化期间，对结区的该标准也被满足，这是优化电流集中、电性能和电子装置集成所必需的。
然而，由于当前在MPS器件制造中使用的光刻工艺存在技术限制，因此无法任意减小PN二极管的结区。具体地，MPS器件的过度扩展会导致肖特基二极管和PN二极管的欧姆接触部之间短路的风险很高，这会对MPS器件造成损坏。
因此，在已知的MPS器件的设计中，在可实现的小型化和要被获得的电性能之间存在折衷。
实用新型内容
为了至少部分地解决现有技术中存在的上述问题，本公开提出了一种合并式PiN肖特基器件和一种电子器件。
在第一方面，提供了一种合并式PiN肖特基器件，该合并式PiN肖特基器件包括：碳化硅的衬底，具有第一导电性；碳化硅的漂移层，具有第一导电性，在衬底上延伸；第一注入区域，具有与第一导电性相反的第二导电性，并且在漂移层中延伸，第一注入区域在第一方向上具有第一尺寸；第二注入区域，具有第二导电性并且在漂移层中延伸，第二注入区域在第一方向上具有第二尺寸，第二注入区域在第一方向上与第一注入区域间隔开第三尺寸，第三尺寸小于第一尺寸和第二尺寸两者；在第一注入区域中的第一欧姆接触部，第一欧姆接触部在第一方向上具有第四尺寸，第四尺寸小于第一尺寸；在第二注入区域中的第二欧姆接触部，第二欧姆接触部在第一方向上具有第五尺寸，第五尺寸小于第二尺寸；第一结势垒二极管，位于漂移层的第一表面和第一注入区域处；第二结势垒二极管，位于漂移层的第一表面和第二注入区域处；以及第一电端子，在第一注入区域和第二注入区域处与漂移层的第一表面欧姆接触，第一电端子在第一方向上具有第五尺寸，第五尺寸大于第一尺寸、第二尺寸和第三尺寸的总和；第一肖特基二极管，位于第一注入区域与第二注入区域之间的漂移层处，其中漂移层具有掺杂剂浓度，使得合并式PiN肖特基器件的击穿电压大于或等于合并式PiN肖特基器件在抑制状态下的最大工作电压的115％，超过击穿电压，电荷载流子倍增现象发生。
根据一个实施例，第一注入区域具有彼此相对并且横向于第一注入区域的第一表面的第一侧表面和第二侧表面，并且其中第一侧表面和第二侧表面彼此间隔开第一尺寸。
根据一个实施例，第二注入区域具有与第一电端子欧姆接触的表面以及彼此相对的第一侧表面和第二侧表面，第一肖特基二极管被布置在漂移层的第一表面处，并且平行于横向于第一方向的第二方向，第一注入区域的第一侧表面和第二注入区域的第一侧表面通过漂移层面向彼此，并且彼此间隔开第三尺寸。
根据一个实施例，第一欧姆接触部通过第一注入区域与漂移层物理且电学地分开。
根据一个实施例，对于等于650V的最大工作电压，漂移层的掺杂剂浓度小于或等于2.8·e16at/cm3。
根据一个实施例，对于等于1200V的最大工作电压，漂移层的掺杂剂浓度小于或等于1.2·e16at/cm3。
根据一个实施例，器件还包括：第二电接触区域，位于衬底的背侧处，与漂移层相对；第二电端子，位于第二电接触区域处；以及钝化层，在第一电端子上延伸。
根据一个实施例，器件还包括二极管阵列，二极管阵列包括第一结势垒二极管和第二结势垒二极管、第一肖特基二极管、至少一个第二肖特基二极管、至少一个第三注入区域和第三结势垒二极管，其中肖特基二极管和结势垒二极管沿着第一方向彼此交替。
在第二方面，提供了一种电子器件，该电子器件包括：第一导电类型的衬底；第一导电类型的漂移层，漂移层具有第一表面；第二导电类型的第一注入区域，从第一表面延伸到漂移层中，第一注入区域在第一方向上具有第一尺寸；第二导电类型的第二注入区域，从第一表面延伸到漂移层中，第二注入区域在第一方向上具有第二尺寸，第二注入区域在第一方向上与第一注入区域间隔开第三尺寸，第三尺寸小于第二尺寸，第三尺寸小于第一尺寸；在漂移层的第一表面上的第一端子，第一端子在第一注入区域和第二注入区域上，第一端子在第一方向上具有第四尺寸，第四尺寸大于第一尺寸、第二尺寸和第三尺寸的总和；第一肖特基二极管，位于第一端子与在第一注入区域与第二注入区域之间的漂移层之间；第一结势垒二极管，位于第一注入区域与第一端子之间；以及第二结势垒二极管，位于第二注入区域与第一端子之间。
根据一个实施例，器件还包括保护环，保护环在漂移层中并且围绕第一注入区域和第二注入区域。
根据一个实施例，第一端子的第一端与保护环的邻近第一注入区域的一部分重叠，并且第一端子的第二端与保护环的邻近第二注入区域的一部分重叠。
根据一个实施例，器件还包括第二端子，第二端子与漂移层由衬底间隔开。
根据一个实施例，器件还包括在第二端子上的第三欧姆接触部。根据一个实施例，器件还包括第一绝缘层，第一绝缘层与第一端子相邻并且在漂移层的第一表面上。
根据一个实施例，器件还包括第二绝缘层，第二绝缘层在第一端子上并且在第一绝缘层上，第二绝缘层包括开口，开口暴露第一端子的、与第一肖特基二极管对准的表面。
通过本公开的实施例，MPS器件允许晶片区的最优使用(确保更高的集成密度)，并允许降低的制造成本和改进的电性能。
附图说明
为了更好地理解本公开，其优选实施例现在参照附图仅通过非限制性示例来描述，其中：
图1在横截面图中示出了根据本公开的实施例的MPS器件；
图2A和图2B在从上方的平面图中示出了根据本公开的相应实施例的图1的MPS器件；
图2C是示意性地图示了根据本公开的实施例的图1的MPS器件的击穿电压对所述MPS器件的漂移层的掺杂剂浓度的相关性的图；以及
图3A至图3G在横截面图中示出了根据本公开的实施例的图1的MPS器件的相应制造步骤。
本文在下面描述的本公开的不同实施例共有的元件用相同的附图标记指示。
具体实施方式
本公开涉及提供一种基于SiC的可扩展MPS器件、MPS器件制造方法和包括该MPS器件的电子装置，诸如以克服现有技术的缺陷。
本公开涉及一种MPS器件，其包括：具有第一导电性的碳化硅的衬底；具有第一导电性的碳化硅的漂移层，在衬底上延伸；第一注入区域，具有与第一导电性相反的第二导电性并且在漂移层中延伸，第一注入区域在第一方向上具有第一尺寸；以及第二注入区域，具有第二导电性并且在漂移层中延伸，第二注入区域在第一方向上具有第二尺寸，第二注入区域在第一方向上与第一注入区域间隔开第三尺寸，第三尺寸小于第二尺寸。MPS器件包括：在第一注入区域中的第一欧姆接触部，第一欧姆接触部在第一方向上具有第四尺寸，第四尺寸小于第一尺寸；以及在第二注入区域中的第二欧姆接触部，第二欧姆接触部在第一方向上具有第五尺寸，第五尺寸小于第二尺寸。MPS器件还包括：在漂移层的第一表面和第一注入区域处的第一结势垒(JB)二极管；以及在漂移层的第一表面和第二注入区域处的第二结势垒(JB)二极管。第一电端子在第一注入区域和第二注入区域处与漂移层的第一表面欧姆接触，第一电端子在第一方向上具有第五维度，第五维度大于第一维度、第二维度和第三维度的总和。第一肖特基二极管位于第一注入区域与第二注入区域之间的漂移层处，其中漂移层具有掺杂剂浓度，使得MPS器件的击穿电压大于或等于MPS器件在抑制状态下的最大工作电压的115％，超过该击穿电压发生电荷载流子倍增现象。
本公开还涉及一种器件，包括：第一导电类型的衬底；第一导电类型的漂移层；具有第一表面的漂移层；第二导电类型的第一注入区域，从第一表面延伸到漂移层中，第一注入区域在第一方向上具有第一尺寸；以及第二导电类型的第二注入区域，从第一表面延伸到漂移层中，第二注入区域在第一方向上具有第二尺寸，第二注入区域在第一方向上与第一注入区域间隔开第三尺寸，第三尺寸小于第二尺寸，第三尺寸小于第一尺寸。
第一端子在漂移层的第一表面上，第一端子在第一注入区域和第二注入区域上，第一端子在第一方向上具有第四尺寸，第四尺寸大于第一尺寸、第二尺寸和第三尺寸的总和。第一肖特基二极管在第一端子与在第一注入区域与第二注入区域之间的漂移层之间。第一结势垒二极管在第一注入区域和第一端子之间，并且第二结势垒二极管在第二注入区域和第一端子之间。
在轴线X、Y、Z的笛卡尔(三轴)参考系统中的侧截面图，图1示出了根据本公开的一个方面的合并式PiN肖特基(MPS)器件50。具体地，MPS器件50在图1中在由轴X和Y定义的XZ平面中示出，并且被包括在电子装置(未示出，诸如笔记本计算机、移动电话、服务器、TV、汽车、汽车充电站或用于光伏板的转换系统)中。
MPS器件50包括：N型SiC的衬底53，具有第一掺杂剂浓度，被提供有与表面53b相对的表面53a，并且表面53a和53b之间的厚度被包括在50μm和350μm之间，更具体地在160μm和200μm之间，例如等于180μm；N型SiC的漂移层(以外延方式生长)52，具有比第一掺杂剂浓度小的第二掺杂剂浓度，并且具有彼此相对的顶表面52a和底表面52b，漂移层52在衬底53的表面53a上延伸(详细地，表面53a和52b彼此接触)并且在表面52a和53b之间具有包括在5μm和15μm之间的厚度；(例如硅镍化物的)欧姆接触区域或层56，在衬底53的表面53b上延伸；例如Ti/NiV/Ag或Ti/NiV/Au的阴极金属化物57，在欧姆接触区域56上延伸；例如Ti/AlSiCu或Ni/AlSiCu的阳极金属化物58，在漂移层52的顶表面52a上延伸；钝化层69，在阳极金属化物58上延伸以保护后者；漂移层52中的至少一个P型注入区域59'，面向漂移层52的顶表面52a，并且针对每个注入区域59'，面向相应的欧姆接触部59”，使得每个注入区域59'与衬底53形成相应的结势垒(JB)元件59；边缘终止区域或保护环60(可选的)，具体地P型注入区域，完全围绕结势垒(JB)元件59；以及绝缘层61(可选的)，在漂移层52的顶表面52a上延伸以完全围绕JB元件59，被至少部分地叠加到保护环60并且横向地界定阳极金属化物58。
一个或多个肖特基二极管62被形成在漂移层52和阳极金属化物58之间的界面处，横向于注入区域59'。具体地，肖特基(半导体-金属)结由漂移层52的部分与阳极金属化物58的相应部分直接电接触形成。
具体地，图1示出了两个注入区域59'，其与衬底53形成相应的JB元件59。更详细地，JB元件59是由注入区域59'、漂移层52和衬底53形成的P-i-N二极管。
MPS器件50的包括JB元件59和肖特基二极管62的区域(即，保护环60内所包含的区域)是MPS器件50的有源区54。
每个欧姆接触部59”形成电连接，其电阻率值低于容纳它的注入区域59'的电阻率值。欧姆接触部59”是根据现有技术形成的。例如，每个欧姆接触部59”由一个或多个富碳层形成，包括例如石墨层或石墨烯多层。备选地，如图1所示，欧姆接触部59”不沿着Z轴延伸超过顶表面52a；换言之，欧姆接触部59”具有与顶表面52a共面(即，沿着X轴对准)的相应表面59a，并且在相应注入区域59'内深度(沿着Z轴)延伸一定深度，其被包括在从顶表面52a测量的1纳米和几十纳米之间(例如在1nm和20nm之间)。此外，欧姆接触部59”不与漂移层52直接物理接触，并且通过相应注入区域59'与后者物理且电学地分开。例如，如图1所示，每个欧姆接触部59”在相应注入区域59'中延伸，以便在下方和侧面被后者围绕，而相应表面59a与阳极金属化物58接触。这防止阳极金属化物58与漂移层52(而不是肖特基二极管62)形成电阻，并且防止电流在直接偏置条件和反向偏置条件下流动。
在由轴X和Y定义的XY平面中从上方的平面图中，图2A示出了根据本公开的实施例的MPS器件50，类似于图1所示的。
在图2A中，MPS器件50包括多个肖特基二极管62和JB元件59，它们在XY平面中具有类似于条纹的相应形状。具体地，在XY平面中，肖特基二极管62和JB元件59具有平行于Y轴的相应主延伸部，并且沿着X轴彼此交替。
在XY平面中来自上面的平面图中，图2B示出了根据本公开的又一实施例的MPS器件50，类似于图1所示的。
在图2B中，MPS器件50包括多个肖特基二极管62，其在XY平面中具有相应结构，类似于被布置为形成矩阵(或备选地，阵列)的单元。具体地，在XY平面中，每个肖特基二极管62(即，每个单元)具有圆形形状。备选地，每个肖特基二极管62在XY平面中具有多边形形状，诸如正方形形状或六边形形状。此外，一个或多个JB元件59围绕肖特基二极管62，使得肖特基二极管62和JB元件59平行于X轴且平行于Y轴地彼此交替。
如图1至图2B所示，每个JB元件59具有在相应表面59a处平行于X轴最小的宽度，并且该宽度等于第一距离(或值)d1，并且每个肖特基二极管62具有在顶表面52a处平行于X轴最大的相应宽度，并且该相应宽度等于第二距离(或值)d2。因此，考虑到彼此靠近的两个肖特基二极管62(即，通过相同的JB元件59面向彼此，平行于X轴)，这两个肖特基二极管62沿着X轴的最小相互距离等于第一距离d1；并且考虑到彼此靠近的两个JB元件59(即，通过漂移层52面向彼此，平行于X轴)，这两个JB元件59沿着X轴的最大相互距离等于第二距离d2。具体地，在图2B中，第二距离d2与具有所述圆形形状的每个肖特基二极管62在XY平面中的直径重合，并且第一距离d1是在单元矩阵中彼此靠近的肖特基二极管62之间(即，在平行于X轴或Y轴的单元矩阵中彼此紧接)的距离(平行于X轴或Y轴测量)。
更详细地，每个JB元件59具有平行于X轴并且与表面59a相邻的彼此相对的第一侧表面59b和第二侧表面59c(图1)。同一JB元件59的侧表面59b、59c彼此相距第一距离d1。彼此靠近的两个JB元件59具有相应的第一侧表面59b(或者备选地，相应的第二侧表面59c)，其面向彼此并且在阳极金属化物58处彼此相距第二距离d2。
根据本公开，第一距离d1大于或等于第二距离d2。例如，第一距离d1被包括在约2μm和约3μm之间，并且第二距离d2被包括在约1.5μm和约1.8μm之间。
因此，在顶表面52a处，肖特基二极管62的总延伸区小于或等于JB元件59的总延伸区。
此外，漂移层52的所述第二掺杂剂浓度大于在已知MPS器件的漂移层中常用的掺杂剂浓度。
根据本公开，第二掺杂剂浓度使得MPS器件50的击穿电压大于或等于MPS器件50在抑制状态下的最大工作电压的115％(即，处于反向偏置)。换言之，第二掺杂剂浓度使得击穿电压(即，适用于抑制状态下的MPS器件50的电压，超过该击穿电压发生电荷载流子倍增现象，因此在绝对值上器件MPS 50的电流急剧增加)超过抑制状态下的所述最大工作电压，最多为后者的15％。具体地，最大工作电压等于MPS器件50的重复峰值反向电压(VRRM)，本身是已知的。
更详细地，如图2C所示，击穿电压与第二掺杂剂浓度成反比(详细地，以线性方式)。例如，当第二掺杂剂浓度等于约2.8·e16at/cm3时，击穿电压等于约760V；并且当第二掺杂剂浓度等于约2·e16at/cm3时，击穿电压等于约880V。
根据一个实施例，当MPS器件50在抑制状态下的最大工作电压等于约650V，并且漂移层52的所述厚度等于约5μm时，第二掺杂剂浓度在约2·e16at/cm3和约2.8·e16at/cm3之间变化，以确保MPS器件50的击穿电压大于或等于约750V。
根据又一实施例，当MPS器件50在抑制状态下的最大工作电压等于约1200V，并且漂移层52的所述厚度等于约9μm时，第二掺杂剂浓度小于或等于约1.2·e16at/cm3(例如它在约5·e15at/cm3和约1.2·e16at/cm3之间变化)，以确保MPS器件50的击穿电压大于或等于约1380V。
本文中MPS器件50的制造步骤在下面参照图3A至图3G描述。
参照图3A，包括SiC的衬底53的晶片80(具体地4H-SiC，但诸如但不限于2H-SiC、3C-SiC和6H-SiC等其他多型体可以被使用)被布置。例如，衬底53具有包括在1·1019at/cm3和1·1022at/cm3之间的N型掺杂剂浓度，并且在表面53a和53b之间沿着Z轴测量的厚度被包括在300μm和450μm之间，具体地等于约360μm。
漂移层52例如通过外延生长被形成在衬底53的表面53a上，其具有N型掺杂剂浓度，使得MPS器件50的击穿电压大于或等于MPS器件50在抑制状态下的最大工作电压的115％，如先前描述的。漂移层52由SiC制成，具体地4H-SiC，但是其他SiC多型体可以被使用，诸如2H、6H、3C或15R。
硬掩模71被形成在漂移层52的表面52a上，例如通过沉积光刻胶或TEOS或者适合于该目的的另一材料。硬掩模71具有在0.5μm与2μm之间的厚度，或者在任何情况下，具有遮蔽本文在下面参照图3B描述的注入物的厚度。硬掩模71在晶片80的区域中延伸，其中在随后的步骤中，MPS器件50的有源区54将被形成。在平面图中，在XY平面上，硬掩模70覆盖漂移层52的表面52a的将形成肖特基二极管62的区域，并留下漂移层52的表面52a的将形成注入区域59'的暴露区域。
然后，利用硬掩模71(注入物在附图中由箭头70指示)，具有第二导电类型(此处为P)的注入掺杂物质(例如硼或铝)的步骤被执行。在图3A的步骤期间，保护环60(如果有的话)还被形成。
在示例性实施例中，注入步骤70包括P型掺杂物质的一个或多个注入物，其注入物能量被包括在30keV和400keV之间，并且剂量在1·1012at/cm2和1·1015at/cm2之间，以形成掺杂剂浓度大于1·1018at/cm3的注入区域59'。因此，具有包括在0.4μm和1μm之间的从表面52a测量的深度的注入区域被形成。
注入区域59'和保护环60如图3B所示，其中硬掩模71被去除。具体地，图3B示出了第一距离d1大于第二距离d2。备选地，第一距离d1等于第二距离d2。
在图3B中，热退火步骤是在表面52a处执行的，以用于激活图3A的步骤中注入的掺杂物质。例如，热退火是在高于1500℃的温度下(例如在1700℃与1900℃之间)执行的。
参照图3C至图3E，然后其他步骤被执行，以用于形成欧姆接触部59”。
参照图3C，绝缘层61(如果有的话)被形成。绝缘层61至少部分地被叠加到保护环60，并且与后者一起限定MPS器件50的有源区54。
此外，参照图3C，氧化硅或TEOS的沉积掩模73被形成，以覆盖漂移层52(和保护环60，如果有的话)的不同于注入区域59'的表面区域。换言之，掩模73在注入区域59'的部分处具有贯通开口73a，其将成为欧姆接触部59”。
然后，图3D，镍沉积是在掩模73上并且在贯通开口73a(图3D中的金属层74)内执行的。因此沉积的镍通过贯通开口73a到达并接触注入区域59'。
参照图3E，随后的高温热退火(在900℃和1200℃之间，时间间隔从1分钟到120分钟)允许硅镍化物的欧姆接触部59"通过化学反应在贯通开口73a处被形成在沉积镍和漂移层52的硅之间。事实上，沉积镍在它与漂移层52的表面材料接触的地方发生反应，从而形成Ni2Si(即，欧姆接触部59”)。随后，去除在掩模73和欧姆接触部59”上方延伸的金属层74的步骤被执行。
参照图3F，研磨衬底53的步骤在表面53b处执行，以减小衬底53的厚度。例如，在研磨步骤结束时，衬底53具有在表面53a和53b之间沿着Z轴测量的厚度，其被包括在100μm和250μm之间，并且具体地等于约180μm。来自衬底53的表面53b的欧姆接触层56(与参照图3C至图3E描述的工艺类似的工艺)和来自欧姆接触层56的阴极金属化物57然后彼此连续地形成。
参照图3G，去除掩模73的步骤被执行。此外，阳极金属化物58被形成在欧姆接触部59”和先前被掩模73覆盖的区域上。例如，Ti/AlSiCu或Ni/AlSiCu被沉积在漂移层52的表面52a上，使得阳极金属化物58接触漂移层52和JB元件59。
然后，钝化层69(未在图3G中示出)被形成在阳极金属化物58和绝缘层61上，从而获得图1所示的MPS器件50。
通过对根据本描述提供的本公开的特征的讨论，它所实现的优点是显而易见的。
具体地，由于在MPS器件50中，第一距离d1大于或等于第二距离d2，因此MPS器件50较少受到与欧姆接触部59”的形成相关的已知MPS器件的光刻限制，因此它更加可扩展。因此，MPS器件50允许晶片区的最优使用(确保更高的集成密度)，并允许降低的制造成本和改进的电性能。
此外，漂移层52的高掺杂物质浓度允许高导通状态电流(即，高浪涌峰值正向电流IFSM参数)，并防止JB元件59和肖特基二极管62之间在区中的更高比率导致电性能降低。
更详细地，影响第二掺杂剂浓度的设计和计算的唯一参数是MPS器件50的期望击穿电压。因此相对于已知的MPS器件，MPS器件50具有较不严格的设计限制，其中漂移层的掺杂剂浓度会影响击穿电压，尤其是电流泄漏。
由于由肖特基二极管62上的JB元件59操作的较高收缩(pinching)效率，MPS器件50允许减少电流泄漏。事实上，由于第一距离d1大于或等于第二距离d2，因此在使用中，电压降主要由JB元件59承担，因此，漂移层52的表面52a处(并且特别是肖特基二极管62处)的电场减小。
最后，很明显，可以对本文已经描述和说明的内容进行修改和变化，而不会因此偏离如在所附权利要求中定义的本公开的保护范围。
合并式PiN肖特基MPS器件(50)可以被概括为包括：具有第一导电性的碳化硅的衬底(53)；具有第一导电性的碳化硅的漂移层(52)，在衬底(53)上延伸；第一注入区域(59')，具有与第一导电性相反的第二导电性，并且在漂移层(52)的顶表面(52a)处在漂移层(52)中延伸，以与衬底(53)形成第一结势垒JB二极管(59)；以及第一电端子(58)，与第一注入区域(59')的第一表面(59a)欧姆接触，与漂移层(52)的顶表面(52a)共面，并且还横向于第一注入区域(59')与漂移层(52)的顶表面(52a)直接电接触，以便与漂移层(52)形成第一肖特基二极管(62)，其中第一JB二极管(59)和第一肖特基二极管(62)在第一电端子(58)处沿第一轴线(X)彼此交替，使得第一JB二极管(59)在第一注入区域(59')的第一表面(59a)处具有平行于第一轴线(X)最小的宽度，并且该宽度具有第一值(d1)，并且第一肖特基二极管(62)在漂移层(52)的顶表面(52a)处具有平行于第一轴线(X)最大的相应宽度，并且该相应宽度具有小于或等于第一值(d1)的第二值(d2)，并且其中漂移层(52)具有自己的掺杂剂浓度，使得MPS器件的击穿电压大于或等于MPS器件在抑制状态下的最大工作电压的115％，超过该击穿电压会发生电荷载流子倍增现象。
第一注入区域(59')可以具有第一侧表面(59b)和第二侧表面(59c)，第一侧表面(59b)和第二侧表面(59c)平行于第一轴线(X)彼此相对并且与第一注入区域(59')的第一表面(59a)相邻，并且其中在第一电端子(58)处并且平行于第一轴线(X)，第一侧表面(59b)和第二(59c)侧表面彼此相距第一值(d1)。
器件可以包括第二注入区域(59')，第二注入区域(59')具有第二导电性并且在漂移层(52)的顶表面(52a)处在漂移层(52)中延伸，以便与衬底(53)形成第二JB二极管(59)，第二注入区域(59')具有与第一电端子(58)欧姆接触的相应第一表面(59a)，并且具有相应的第一侧表面(59b)和相应的第二侧表面(59c)，第一侧表面(59b)和第二侧表面(59c)平行于第一轴线(X)彼此相对并且与第二注入区域(59')的第一表面(59a)相邻，第一肖特基二极管(62)在第一注入区域(59')和第二注入区域(59')之间被布置在漂移层(52)的顶表面(52a)处并平行于第一轴线(X)，使得相应的第一侧表面(59b)或备选地相应的第二侧表面(59c)通过漂移层(52)面向彼此，并且在漂移层(52)的顶表面(52a)处平行于第一轴线(X)彼此相距第二值(d2)。
器件还可以包括在相应的第一表面(59a)处的第一注入区域(59')中或上延伸的第一电接触区域(59”)，第一电接触区域(59”)形成欧姆接触部并且通过第一注入区域(59')与漂移层(52)物理且电学地分开。
针对等于650V的最大工作电压，漂移层(52)的掺杂剂浓度可以小于或等于2.8·e16at/cm3。
针对等于1200V的最大工作电压，漂移层(52)的掺杂剂浓度可以小于或等于1.2·e16at/cm3。
器件还可以包括：在衬底(53)的背侧(53b)处与漂移层(52)相对的第二电接触区域(56)；在第二电接触区域(56)处的第二电端子(57)；以及在第一电端子(58)上延伸的钝化层(69)。
器件可以包括至少一个第二肖特基二极管(62)和至少一个第三注入区域(59')，从而形成相应的第三JB二极管(59)，其中肖特基二极管(62)和JB二极管(59)沿着第一轴线(X)彼此交替以形成二极管阵列，或者备选地，沿着第一轴线(X)并沿着与第一轴线(X)正交的第二轴线(Y)彼此交替以形成二极管矩阵。
一种用于制造合并式PiN肖特基MPS器件(50)的方法可以被概括为包括以下步骤：布置具有第一导电性的碳化硅的衬底(53)；在衬底(53)上形成具有第一导电性的碳化硅的漂移层(52)；在漂移层(52)中并且在漂移层(52)的顶表面(52a)处，形成具有与第一导电性相反的第二导电性的第一注入区域(59')，以与衬底(53)形成第一结势垒JB二极管(59)；以及形成第一电端子(58)，第一电端子(58)与第一注入区域(59')的第一表面(59a)欧姆接触，与漂移层(52)的顶表面(52a)共面并且还横向于第一注入区域(59')与漂移层(52)的顶表面(52a)直接电接触，以便与漂移层(52)形成第一肖特基二极管(62)，第一JB二极管(59)和第一肖特基二极管(62)在第一电端子(58)处沿第一轴线(X)彼此交替，使得第一JB二极管(59)在第一注入区域(59')的第一表面(59a)处具有平行于第一轴线(X)最小的宽度，并且该宽度具有第一值(d1)，并且第一肖特基二极管(62)在漂移层(52)的顶表面(52a)处具有平行于第一轴线(X)最大的相应宽度，并且该相应宽度具有小于或等于第一值(d1)的第二值(d2)，并且漂移层(52)具有自己的掺杂剂浓度，使得MPS器件的击穿电压大于或等于MPS器件在抑制状态下的最大工作电压的115％，超过该击穿电压会发生电荷载流子倍增现象。
电子装置可以被概括为包括合并式PiN肖特基MPS器件(50)。
例如，参照图1描述的导电性可以相对于先前描述的彼此相反。因此，在这种情况下，漂移层52和衬底53是P型的，并且注入区域59′和(如果有的话)保护环60是N型的。
上述各种实施例可以被组合，以提供其他实施例。如果需要采用各种专利、申请和出版物的概念以提供其他实施例，则实施例的各个方面可以被修改。
鉴于上面详述的描述，这些和其他改变可以对实施例进行。通常，在随附权利要求中，所使用的术语不应被解释为将权利要求限于本说明书和权利要求中公开的具体实施例，而是应被解释为包括所有可能的实施例以及这种权利要求被赋予的等效物的全部范围。因此，权利要求不受本公开的限制。

Claims (13)

1.一种合并式PiN肖特基器件，其特征在于，包括：
碳化硅的衬底，具有第一导电性；
碳化硅的漂移层，具有所述第一导电性，在所述衬底上延伸；
第一注入区域，具有与所述第一导电性相反的第二导电性，并且在所述漂移层中延伸，所述第一注入区域在第一方向上具有第一尺寸；
第二注入区域，具有所述第二导电性并且在所述漂移层中延伸，所述第二注入区域在所述第一方向上具有第二尺寸，所述第二注入区域在所述第一方向上与所述第一注入区域间隔开第三尺寸，所述第三尺寸小于所述第一尺寸和所述第二尺寸两者；
在所述第一注入区域中的第一欧姆接触部，所述第一欧姆接触部在所述第一方向上具有第四尺寸，所述第四尺寸小于所述第一尺寸；
在所述第二注入区域中的第二欧姆接触部，所述第二欧姆接触部在所述第一方向上具有第五尺寸，所述第五尺寸小于所述第二尺寸；
第一结势垒二极管，位于所述漂移层的第一表面和所述第一注入区域处；
第二结势垒二极管，位于所述漂移层的所述第一表面和所述第二注入区域处；以及
第一电端子，在所述第一注入区域和所述第二注入区域处与所述漂移层的所述第一表面欧姆接触，所述第一电端子在所述第一方向上具有第五尺寸，所述第五尺寸大于所述第一尺寸、所述第二尺寸和所述第三尺寸的总和；
第一肖特基二极管，位于所述第一注入区域与所述第二注入区域之间的所述漂移层处，其中所述漂移层具有掺杂剂浓度，使得所述合并式PiN肖特基器件的击穿电压大于或等于所述合并式PiN肖特基器件在抑制状态下的最大工作电压的115％，超过所述击穿电压，电荷载流子倍增现象发生。
2.根据权利要求1所述的器件，其特征在于，所述第一注入区域具有彼此相对并且横向于所述第一注入区域的所述第一表面的第一侧表面和第二侧表面，并且
其中所述第一侧表面和所述第二侧表面彼此间隔开所述第一尺寸。
3.根据权利要求2所述的器件，其特征在于，所述第二注入区域具有与所述第一电端子欧姆接触的表面以及彼此相对的第一侧表面和第二侧表面，
所述第一肖特基二极管被布置在所述漂移层的所述第一表面处，并且平行于横向于所述第一方向的第二方向，所述第一注入区域的所述第一侧表面和所述第二注入区域的所述第一侧表面通过所述漂移层面向彼此，并且彼此间隔开所述第三尺寸。
4.根据权利要求1所述的器件，其特征在于，所述第一欧姆接触部通过所述第一注入区域与所述漂移层物理且电学地分开。
5.根据权利要求1所述的器件，其特征在于，还包括：
第二电接触区域，位于所述衬底的背侧处，与所述漂移层相对；
第二电端子，位于所述第二电接触区域处；以及
钝化层，在所述第一电端子上延伸。
6.根据权利要求1所述的器件，其特征在于，还包括二极管阵列，所述二极管阵列包括所述第一结势垒二极管和所述第二结势垒二极管、所述第一肖特基二极管、至少一个第二肖特基二极管、至少一个第三注入区域和第三结势垒二极管，
其中所述肖特基二极管和所述结势垒二极管沿着所述第一方向彼此交替。
7.一种电子器件，其特征在于，包括：
第一导电类型的衬底；
所述第一导电类型的漂移层，所述漂移层具有第一表面；
第二导电类型的第一注入区域，从所述第一表面延伸到所述漂移层中，所述第一注入区域在第一方向上具有第一尺寸；
所述第二导电类型的第二注入区域，从所述第一表面延伸到所述漂移层中，所述第二注入区域在所述第一方向上具有第二尺寸，所述第二注入区域在所述第一方向上与所述第一注入区域间隔开第三尺寸，所述第三尺寸小于所述第二尺寸，所述第三尺寸小于所述第一尺寸；
在所述漂移层的所述第一表面上的第一端子，所述第一端子在所述第一注入区域和所述第二注入区域上，所述第一端子在所述第一方向上具有第四尺寸，所述第四尺寸大于所述第一尺寸、所述第二尺寸和所述第三尺寸的总和；
第一肖特基二极管，位于所述第一端子与在所述第一注入区域与所述第二注入区域之间的所述漂移层之间；
第一结势垒二极管，位于所述第一注入区域与所述第一端子之间；以及
第二结势垒二极管，位于所述第二注入区域与所述第一端子之间。
8.根据权利要求7所述的器件，其特征在于，还包括保护环，所述保护环在所述漂移层中并且围绕所述第一注入区域和所述第二注入区域。
9.根据权利要求8所述的器件，其特征在于，所述第一端子的第一端与所述保护环的邻近所述第一注入区域的一部分重叠，并且所述第一端子的第二端与所述保护环的邻近所述第二注入区域的一部分重叠。
10.根据权利要求7所述的器件，其特征在于，还包括第二端子，所述第二端子与所述漂移层由所述衬底间隔开。
11.根据权利要求10所述的器件，其特征在于，还包括在所述第二端子上的第三欧姆接触部。
12.根据权利要求11所述的器件，其特征在于，还包括第一绝缘层，所述第一绝缘层与所述第一端子相邻并且在所述漂移层的所述第一表面上。
13.根据权利要求12所述的器件，其特征在于，还包括第二绝缘层，所述第二绝缘层在所述第一端子上并且在所述第一绝缘层上，所述第二绝缘层包括开口，所述开口暴露所述第一端子的、与所述第一肖特基二极管对准的表面。
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