CN113299732A - 半导体器件、芯片、设备和制造方法 - Google Patents
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Abstract
本公开提供了一种半导体器件、芯片、设备和制造方法，涉及半导体技术领域。该半导体器件包括：碳化硅衬底；在碳化硅衬底上的碳化硅漂移层，该碳化硅漂移层包括具有第一导电类型的第一掺杂区、和在第一掺杂区中的具有第二导电类型的第二掺杂区和第三掺杂区，其中，第二导电类型与第一导电类型相反，第三掺杂区与第二掺杂区邻接，第三掺杂区的掺杂浓度小于第二掺杂区的掺杂浓度；与第二掺杂区连接的第一金属层；与第一金属层连接的第一电极；以及在碳化硅衬底的远离碳化硅漂移层的一侧的第二电极。该半导体器件具有比较低的导通压降和较强的抗浪涌电流能力。
Description
技术领域
本公开涉及半导体技术领域，特别涉及一种半导体器件、芯片、设备和制造方法。
背景技术
碳化硅(SiC)是第三代宽禁带半导体之一，具有宽带隙、高击穿电场、高热导率、耐高温、耐高压和抗辐射等优异物理特性。因此，SiC功率器件非常适合于高温、高电压、高功率等电力电子应用系统，在电动汽车、光伏逆变、轨道交通、风能发电和电机驱动等应用领域具有广阔应用前景。
碳化硅混合PiN/肖特基二极管(Silicon Carbide Merged PiN Schottky diode，简称为SiC MPS)是一种已知的碳化硅功率二极管，其兼具了肖特基二极管(SchottkyBarrier Diode，简称为SBD)和PiN二极管的优点，具有低开启电压、低反向漏电、高开关频率和抗浪涌能力强等特性。这里，PiN结构是指P+/N-/N+结构，i是指低掺杂浓度的N-层。
发明内容
本公开解决的一个技术问题是：提供一种用作碳化硅功率二极管的半导体器件。
根据本公开的一个方面，提供了一种半导体器件，包括：碳化硅衬底；在所述碳化硅衬底上的碳化硅漂移层，所述碳化硅漂移层包括具有第一导电类型的第一掺杂区、和在所述第一掺杂区中的具有第二导电类型的第二掺杂区和第三掺杂区，其中，所述第二导电类型与所述第一导电类型相反，所述第三掺杂区与所述第二掺杂区邻接，所述第三掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度；与所述第二掺杂区连接的第一金属层；与所述第一金属层连接的第一电极；以及在所述碳化硅衬底的远离所述碳化硅漂移层的一侧的第二电极。
在一些实施例中，所述第三掺杂区包围所述第二掺杂区，所述第三掺杂区与所述第一掺杂区邻接。
在一些实施例中，所述碳化硅漂移层具有露出所述第二掺杂区的至少一部分的凹槽，所述第一金属层位于所述凹槽内。
在一些实施例中，所述碳化硅漂移层还包括：在所述第一掺杂区中的第四掺杂区，其中，所述第四掺杂区在平行于碳化硅漂移层的上表面的平面上环绕所述第二掺杂区和所述第三掺杂区，所述第四掺杂区与所述第二掺杂区和所述第三掺杂区间隔开，所述第四掺杂区的导电类型与所述第三掺杂区的导电类型相同。
在一些实施例中，所述第四掺杂区的掺杂浓度与所述第三掺杂区的掺杂浓度相同。
在一些实施例中，所述半导体器件还包括：在所述碳化硅衬底与所述第二电极之间的第二金属层。
在一些实施例中，所述半导体器件还包括：在所述碳化硅漂移层和所述第一电极上的第一钝化层；和覆盖所述第一钝化层的第二钝化层，所述第二钝化层具有露出所述第一电极的至少一部分的开口。
在一些实施例中，所述第一电极包括：在所述碳化硅漂移层上的第三金属层，其中，所述第三金属层与所述第一金属层连接；以及在所述第三金属层上的第四金属层。
在一些实施例中，所述第一掺杂区的掺杂浓度小于所述第三掺杂区的掺杂浓度。
在一些实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
根据本公开的另一个方面，提供了一种芯片，包括：如前所述的半导体器件。
根据本公开的另一个方面，提供了一种设备，包括：如前所述的芯片。
根据本公开的另一个方面，提供了一种半导体器件的制造方法，包括：在碳化硅衬底上形成碳化硅漂移层，其中，所述碳化硅漂移层包括具有第一导电类型的第一掺杂区；对所述碳化硅漂移层执行第一掺杂以在所述第一掺杂区中形成具有第二导电类型的第二掺杂区，其中，所述第二导电类型与所述第一导电类型相反；对所述碳化硅漂移层执行第二掺杂以形成具有所述第二导电类型的第三掺杂区，其中，所述第三掺杂区与所述第二掺杂区邻接，所述第三掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度；形成与所述第二掺杂区连接的第一金属层；以及在所述碳化硅衬底的远离所述碳化硅漂移层的一侧形成第二电极，并形成与所述第一金属层连接的第一电极。
在一些实施例中，对所述碳化硅漂移层执行第一掺杂的步骤包括：在所述碳化硅漂移层上形成图案化的掩膜层，所述掩膜层具有露出所述第一掺杂区的一部分的第一开口；以及通过所述第一开口对所述第一掺杂区的被露出部分执行第一掺杂以形成所述第二掺杂区。
在一些实施例中，在执行所述第二掺杂之前，所述制造方法还包括：通过所述第一开口对所述碳化硅漂移层执行刻蚀以形成凹槽，其中，所述第一金属层形成在所述凹槽中。
在一些实施例中，对所述碳化硅漂移层执行第二掺杂的步骤包括：对所述掩膜层执行刻蚀以扩大所述第一开口；以及通过扩大后的第一开口对所述碳化硅漂移层执行第二掺杂以形成所述第三掺杂区，其中，所述第三掺杂区包围所述第二掺杂区，所述第三掺杂区与所述第一掺杂区邻接；在形成所述第三掺杂区之后，所述制造方法还包括：去除所述掩膜层。
在一些实施例中，在对所述掩膜层执行刻蚀的过程中，还形成露出所述第一掺杂区的另一部分的第二开口，其中，所述第二开口在平行于所述碳化硅漂移层的上表面的平面上环绕所述第一开口，且所述第二开口与所述第一开口间隔开；所述制造方法还包括：通过所述第二开口对所述第一掺杂区的被露出的所述另一部分执行第三掺杂以形成第四掺杂区，其中，所述第四掺杂区在平行于碳化硅漂移层的上表面的平面上环绕所述第二掺杂区和所述第三掺杂区，所述第四掺杂区与所述第二掺杂区和所述第三掺杂区间隔开，所述第四掺杂区的导电类型与所述第三掺杂区的导电类型相同。
在一些实施例中，所述第二掺杂与所述第三掺杂为同一掺杂工艺。
在一些实施例中，所述第一掺杂为第一离子注入；其中，所述第一离子注入的条件包括：所注入的杂质离子包括铝离子和硼离子中的至少一种，注入能量为30keV至400keV，注入的总剂量为5×1014cm-2至5×1015cm-2；所述第一离子注入为单步离子注入工艺或多步离子注入工艺；所述第二掺杂为第二离子注入工艺；所述第二离子注入工艺的条件包括：所注入的杂质离子包括铝离子和硼离子中的至少一种，注入能量为30keV至550keV，注入总剂量为1×1013cm-2至5×1014cm-2；所述第二离子注入工艺为单步离子注入工艺或多步离子注入工艺。
在一些实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
在一些实施例中，在去除所述掩膜层之后且在形成所述第一金属层之前，所述制造方法还包括：在所述碳化硅漂移层上形成保护层；以及在1500℃至1900℃的温度范围内对所述第二掺杂区、所述第三掺杂区和所述第四掺杂区的掺杂剂执行激活处理；以及在执行所述激活处理之后，去除所述保护层。
在一些实施例中，形成所述第一金属层的步骤包括：在所述碳化硅漂移层的远离碳化硅衬底的一侧沉积第一金属层，所述第一金属层填充所述凹槽；对所述第一金属层执行刻蚀和化学机械平坦化这二者中的至少一个操作以去除所述第一金属层的位于所述凹槽之外的部分，保留所述第一金属层的位于所述凹槽之内的部分；以及对所述第一金属层执行第一退火。
在一些实施例中，形成所述第二电极的步骤包括：在所述碳化硅衬底的背面形成第二金属层；对所述第二金属层执行第二退火；以及在执行所述第二退火之后，在所述第二金属层的远离所述碳化硅衬底的一侧形成第二电极。
在一些实施例中，所述第一退火和所述第二退火为同一退火工艺。
在一些实施例中，所述制造方法还包括：在所述碳化硅漂移层和所述第一电极上形成第一钝化层；对所述第一钝化层执行图案化以形成露出所述第一电极的至少一部分的第三开口；在所述第一钝化层和所述第一电极的被露出部分上形成第二钝化层，所述第二钝化层覆盖所述第三开口；以及对所述第二钝化层执行图案化以形成露出所述第一电极的至少一部分的第四开口，其中，所述第四开口在所述第三开口的内部。
在上述实施例中，提供了一种用作碳化硅功率二极管的半导体器件。该半导体器件包括碳化硅衬底和在碳化硅衬底上的碳化硅漂移层。该碳化硅漂移层包括具有第一导电类型的第一掺杂区、和在第一掺杂区中的具有第二导电类型的第二掺杂区和第三掺杂区。第二导电类型与第一导电类型相反。第三掺杂区与第二掺杂区邻接。第三掺杂区的掺杂浓度小于第二掺杂区的掺杂浓度。该半导体器件还包括：与第二掺杂区连接的第一金属层；与第一金属层连接的第一电极；以及在碳化硅衬底的远离碳化硅漂移层的一侧的第二电极。该半导体器件具有比较低的导通压降和较强的抗浪涌电流能力。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是示出根据本公开一些实施例的半导体器件的截面示意图；
图2是示出根据本公开另一些实施例的半导体器件的截面示意图；
图3是示出根据本公开一些实施例的半导体器件的各个掺杂区的俯视图；
图4是示出根据本公开一些实施例的半导体器件的制造方法的流程图；
图5至图16是示出根据本公开另一些实施例的半导体器件的制造过程中若干阶段的结构的截面示意图。
应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定器件位于第一器件和第二器件之间时，在该特定器件与第一器件或第二器件之间可以存在居间器件，也可以不存在居间器件。当描述到特定器件连接其它器件时，该特定器件可以与所述其它器件直接连接而不具有居间器件，也可以不与所述其它器件直接连接而具有居间器件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
SiC MPS的主要参数之一是正向导通压降(Vf)。该正向导通压降会影响器件的工作损耗。低导通压降有利于降低工作损耗，减少发热，降低电力系统散热要求。本公开的发明人发现，该正向导通压降主要与SiC MPS有源区中的P型注入浓度、P/N比、肖特基势垒、漂移区掺杂浓度和厚度、衬底厚度有关。
另外，本公开的发明人还发现，SiC MPS可耐受的最大浪涌电流与有源区内P型注入浓度和在其上形成的欧姆接触有关，P型注入浓度越高，越容易形成欧姆接触，抗浪涌能力越强。但是，过高的P型注入浓度会降低正向导通能力，使正向导通压降增大，而且反向击穿电压会下降。这是因为P型注入浓度越高，空间电荷区越宽，使得正向导通路径越窄，所以正向压降增大；而P型注入浓度越高，形成内建电场越大，所以会降低反向击穿电压。
鉴于此，本公开提供一种用作碳化硅功率二极管的半导体器件，从而使得该半导体器件尽量实现低导通压降和较强的抗浪涌电流能力。
图1是示出根据本公开一些实施例的半导体器件的截面示意图。例如，半导体器件可以为碳化硅功率二极管。下面结合图1详细描述根据本公开一些实施例的半导体器件的结构。
如图1所示，该半导体器件包括：碳化硅衬底101、和在该碳化硅衬底101上的碳化硅漂移层102。例如，碳化硅漂移层的厚度可以为5μm至100μm。
该碳化硅漂移层102可以包括具有第一导电类型的第一掺杂区111、和在第一掺杂区111中的具有第二导电类型的第二掺杂区112和第三掺杂区113。这里，第二导电类型与第一导电类型相反。该第三掺杂区113与该第二掺杂区112邻接。该第三掺杂区113的掺杂浓度小于该第二掺杂区112的掺杂浓度。
在一些实施例中，第一导电类型为N型，第二导电类型为P型。例如，第一掺杂区111可以为低掺杂浓度的N-掺杂区，第二掺杂区111为重掺杂的P+掺杂区，第三掺杂区113为中等掺杂浓度的P型掺杂区。例如，该第一掺杂区111的一部分、该第二掺杂区112和该第三掺杂区113可以一起作为有源区。
在一些实施例中，第一掺杂区111的掺杂浓度小于第三掺杂区113的掺杂浓度。
在一些实施例中，第一掺杂区111的掺杂浓度可以为1×1015cm-3至5×1016cm-3。例如，第一掺杂区111的掺杂浓度可以为2×1015cm-3、5×1015cm-3或1×1016cm-3等。在一些实施例中，第二掺杂区112的掺杂浓度可以为5×1018cm-3至1×1020cm-3。在一些实施例中，第三掺杂区113的掺杂浓度可以为1×1017cm-3至5×1018cm-3。
在一些实施例中，碳化硅衬底可以具有第一导电类型。例如，该碳化硅衬底为N型碳化硅衬底。在一些实施例中，该碳化硅衬底的掺杂浓度可以为1×1018cm-3至5×1019cm-3。
如图1所示，该半导体器件还包括：与第二掺杂区112连接的第一金属层121。例如，该第一金属层121可以作为第二掺杂区(例如P+掺杂区)的欧姆接触金属层。
在一些实施例中，该第一金属层121的材料可以包括钛(Ti)、镍(Ni)和铝(Al)中的至少一种。例如，该第一金属层可以为Ti层、Ni层、Ti/Al层(钛层和铝层)、Ni/Al层(镍层和铝层)或Ti/Ni/Al层(钛层、镍层和铝层)等。在一些实施例中，该第一金属层121的厚度可以为10nm至500nm。
如图1所示，该半导体器件还包括：与第一金属层121连接的第一电极131。例如，该第一电极131可以为阳极。
在一些实施例中，第一电极的材料可以包括钛、镍、铝、钨(W)和钼(Mo)中的至少一种。例如，该第一电极可以为Ti/Al层、Ni/Al层或Ti/Ni/Al层。在一些实施例中，该第一电极的厚度可以为2μm至5μm。
如图1所示，该半导体器件还包括：在碳化硅衬底101的远离碳化硅漂移层102的一侧的第二电极132。该第二电极132在碳化硅衬底101的背面上。例如，该第二电极可以为阴极。
在一些实施例中，该第二电极的材料可以包括钛、镍、银(Ag)和铝中的至少一种。例如，该第二电极可以为Ti/Ni/Ag层(钛层、镍层和银层)或Ti/Al/Ni/Ag层(钛层、铝层、镍层和银层)。在一些实施例中，该第二电极的厚度可以为0.5μm至4μm。
至此，提供了根据本公开一些实施例的半导体器件。该半导体器件包括碳化硅衬底和在碳化硅衬底上的碳化硅漂移层。该碳化硅漂移层包括具有第一导电类型的第一掺杂区、和在第一掺杂区中的具有第二导电类型的第二掺杂区和第三掺杂区。第二导电类型与第一导电类型相反。第三掺杂区与第二掺杂区邻接。第三掺杂区的掺杂浓度小于第二掺杂区的掺杂浓度。该半导体器件还包括：与第二掺杂区连接的第一金属层；与第一金属层连接的第一电极；以及在碳化硅衬底的远离所述碳化硅漂移层的一侧的第二电极。由于在该半导体器件的碳化硅漂移层中，中等掺杂浓度的第三掺杂区与重掺杂的第二掺杂区邻接，而且第一金属层作为欧姆接触金属层与第二掺杂区连接，这样可以使得该半导体器件能够实现低导通压降和较强的抗浪涌电流能力。
本公开的发明人发现，在碳化硅器件(例如，碳化硅功率二极管)中，如果与阳极接触的有源区仅是中等掺杂浓度的P型掺杂区的话，这样的碳化硅器件的导通压降比较低，反向耐压相对高，但是抗浪涌电流能力相对弱；如果该有源区仅是高掺杂浓度的P型掺杂区(即重掺杂P+掺杂区)的话，这样的碳化硅器件的导通压降比较高，反向耐压相对低，但是抗浪涌电流能力相对强。而在本公开的上述半导体器件(即碳化硅器件)中，与阳极(即第一电极)接触的有源区包括邻接的中等掺杂浓度的P型掺杂区(即第三掺杂区)和重掺杂的P+掺杂区(即第二掺杂区)，因此，可以尽量保证低导通压降和高反向耐压，又可以尽量保证较强的抗浪涌电流能力。
在一些实施例中，如图1所示，第三掺杂区113包围第二掺杂区112，第三掺杂区113与第一掺杂区111邻接。在该实施例中，中等掺杂浓度的第三掺杂区处于重掺杂的第二掺杂区的外围的位置，这样第三掺杂区与碳化硅漂移层的第一掺杂区邻接，可以尽量使得该碳化硅器件具有低导通压降和高反向耐压的能力，而重掺杂的第二掺杂区与作为欧姆接触金属层的第一金属层连接，可以尽量使得该碳化硅器件具有较强的抗浪涌电流能力。
在一些实施例中，如图1所示，碳化硅漂移层102具有露出第二掺杂区112的至少一部分的凹槽120。第一金属层121位于该凹槽120内。例如，该碳化硅漂移层102可以具有多个凹槽120，每个凹槽120内具有一个第一金属层121。这里，将第一金属层形成在凹槽内，可以通过自对准刻蚀的方式形成第一金属层，而可以不执行光刻工艺，因此可以减少光刻步骤，降低工艺复杂度。
图2是示出根据本公开另一些实施例的半导体器件的截面示意图。图3是示出根据本公开一些实施例的半导体器件的各个掺杂区的俯视图。下面结合图2和图3详细描述根据本公开另一些实施例的半导体器件的结构。例如，该半导体器件为碳化硅功率二极管。
与图1所示的半导体器件类似地，图2所示的半导体器件包括碳化硅衬底101和碳化硅漂移层102。该碳化硅漂移层102包括第一掺杂区111、第二掺杂区112和第三掺杂区113。如图2所示，该半导体器件还包括第一金属层121、第一电极131和第二电极132。
在一些实施例中，如图2和图3所示，碳化硅漂移层102还可以包括：在第一掺杂区111中的第四掺杂区(也可以称为场限环终端掺杂区)214。该第四掺杂区214在平行于碳化硅漂移层102的上表面(即与第一电极131接触的表面)的平面上环绕第二掺杂区112和第三掺杂区113。第四掺杂区214与第二掺杂区112和第三掺杂区113间隔开。在一些实施例中，该第四掺杂区214的导电类型与第三掺杂区113的导电类型相同。例如，该第四掺杂区214为P型掺杂区。
在一些实施例中，如图2和图3所示，碳化硅漂移层102可以包括多个第四掺杂区214。如图3所示，该第四掺杂区的形状为环形，将第二掺杂区112和第三掺杂区113围绕起来。该第四掺杂区可以避免半导体器件外围的电场过于集中，从而可以提高半导体器件的击穿电压。
需要说明的是，这里所述的“环形”可以是正方形、长方形、圆形等。本公开的范围并不仅限于这里所公开的环形的具体形状。
在一些实施例中，第四掺杂区214的掺杂浓度与第三掺杂区113的掺杂浓度相同。这样在制造过程中可以在一次掺杂工艺中同时形成第三掺杂区和第四掺杂区，从而减少掺杂工艺步骤，方便制造。
在一些实施例中，如图2所示，该半导体器件还可以包括：在碳化硅衬底101与第二电极132之间的第二金属层222。该第二金属层可以作为衬底背面的欧姆接触金属层，降低接触电阻。
在一些实施例中，该第二金属层222的材料可以包括钛、镍和铝中的至少一种。例如，该第二金属层可以为Ni层、Ti/Al层、Ti/Ni层或Ti/Ni/Al层等。在一些实施例中，该第二金属层222的厚度可以为10nm至500nm。
在一些实施例中，如图2所示，该半导体器件还可以包括：在碳化硅漂移层102和第一电极131上的第一钝化层241。例如，该第一钝化层241具有露出第一电极131的至少一部分的开口253(后面可以称为第三开口)。
例如，该第一钝化层241的材料可以包括硅的氧化物(例如SiO或SiO2)、氮化硅(SiN)、氮氧化硅(SiON)中的至少一种。例如，该第一钝化层241的厚度可以为50nm至2000nm。
在一些实施例中，如图2所示，该半导体器件还可以包括：覆盖第一钝化层241的第二钝化层242。该第二钝化层242具有露出第一电极131的至少一部分的开口254(后面可以称为第四开口)。该开口254在开口253的内部。该第二钝化层可以避免半导体器件受外界环境影响，提高半导体器件的可靠性。
在一些实施例中，该第二钝化层242可以为聚酰亚胺(简称为PI)钝化层。在一些实施例中，该第二钝化层242的厚度可以为1μm至5μm。
在一些实施例中，如图2所示，第一电极131可以包括在碳化硅漂移层102上的第三金属层223。该第三金属层223与第一金属层121连接。该第三金属层可以作为肖特基接触金属层。该肖特基接触金属层可以使得碳化硅功率二极管形成有肖特基结，从而可以降低器件的开启电压。该第一电极131还可以包括在第三金属层223上的第四金属层224。该第四金属层可以作为加厚金属层。
在一些实施例中，第三金属层223的材料包括：Ti、Ni、W和Mo等中的至少一种。第三金属层223的厚度范围为10nm至500nm。
在一些实施例中，第四金属层224的材料包括：Al、Ti/Al、Ni/Al或Ti/Ni/Al等。第四金属层224的总厚度范围为2μm至5μm。
至此，提供了根据本公开另一些实施例的半导体器件。例如，该半导体器件为碳化硅功率二极管。该半导体器件包括碳化硅衬底、碳化硅漂移层、第一电极、第二电极和第一钝化层和第二钝化层等。该碳化硅漂移层包括第一掺杂区、第二掺杂区、第三掺杂区和第四掺杂区。第一掺杂区的一部分、第二掺杂区和第三掺杂区可以一起作为有源区。另外，碳化硅外延层形成有凹槽。在凹槽内填充金属，该金属与第三掺杂区形成欧姆接触。这样可以降低接触电阻，提供器件性能。在该半导体器件中，通过优化有源区的掺杂浓度分布，可以使得该半导体器件实现低导通压降和比较强的抗浪涌电流能力。
在本公开的一些实施例中，还提供了一种芯片。该芯片可以包括如前所述的半导体器件(例如图1或图2所示的半导体器件)。
在本公开的一些实施例中，还提供了一种设备。该设备可以包括如前所述的芯片。例如，该设备可以为电动汽车设备、光伏逆变设备、轨道交通设备、风能发电设备或电机驱动设备等。
图4是示出根据本公开一些实施例的半导体器件的制造方法的流程图。例如，该半导体器件可以为碳化硅功率二极管。如图4所示，该制造方法可以包括步骤S402至S410。
在步骤S402，在碳化硅衬底上形成碳化硅漂移层，其中，该碳化硅漂移层包括具有第一导电类型的第一掺杂区。例如，通过外延工艺在碳化硅衬底上形成碳化硅漂移层。
在步骤S404，对碳化硅漂移层执行第一掺杂以在第一掺杂区中形成具有第二导电类型的第二掺杂区，其中，第二导电类型与第一导电类型相反。例如，第一导电类型为N型，第二导电类型为P型。例如，该第一掺杂为离子注入工艺。
在步骤S406，对碳化硅漂移层执行第二掺杂以形成具有第二导电类型的第三掺杂区，其中，第三掺杂区与第二掺杂区邻接，第三掺杂区的掺杂浓度小于第二掺杂区的掺杂浓度。例如，该第二掺杂为离子注入工艺。
在步骤S408，形成与第二掺杂区连接的第一金属层。
在步骤S410，在碳化硅衬底的远离碳化硅漂移层的一侧形成第二电极，并形成与第一金属层连接的第一电极。
至此，提供了根据本公开一些实施例的半导体器件的制造方法。该制造方法包括：在碳化硅衬底上形成碳化硅漂移层，其中，碳化硅漂移层包括具有第一导电类型的第一掺杂区；对碳化硅漂移层执行第一掺杂以在第一掺杂区中形成具有第二导电类型的第二掺杂区，其中，第二导电类型与第一导电类型相反；对碳化硅漂移层执行第二掺杂以形成具有所述第二导电类型的第三掺杂区，其中，第三掺杂区与第二掺杂区邻接，第三掺杂区的掺杂浓度小于第二掺杂区的掺杂浓度；形成与第二掺杂区连接的第一金属层；以及在碳化硅衬底的远离碳化硅漂移层的一侧形成第二电极，并形成与第一金属层连接的第一电极。该制造方法可以使得所形成的半导体器件实现低导通压降和较强的抗浪涌电流能力。
在一些实施例中，对碳化硅漂移层执行第一掺杂的步骤可以包括：在碳化硅漂移层上形成图案化的掩膜层，该掩膜层具有露出第一掺杂区的一部分的第一开口；以及通过该第一开口对第一掺杂区的被露出部分执行第一掺杂以形成第二掺杂区。
在一些实施例中，在执行所述第二掺杂之前，所述制造方法还可以包括：通过第一开口对碳化硅漂移层执行刻蚀以形成凹槽。在后续形成第一金属层的过程中，该第一金属层形成在该凹槽中。
在一些实施例中，对碳化硅漂移层执行第二掺杂的步骤可以包括：对掩膜层执行刻蚀以扩大该第一开口；以及通过扩大后的第一开口对碳化硅漂移层执行第二掺杂以形成第三掺杂区。例如，该第三掺杂区包围第二掺杂区，第三掺杂区与第一掺杂区邻接。
在一些实施例中，在形成第三掺杂区之后，所述制造方法还可以包括：去除掩膜层。
图5至图16以及图2是示出根据本公开另一些实施例的半导体器件的制造过程中若干阶段的结构的截面示意图。下面结合图5至图16以及图2详细描述根据本公开另一些实施例的半导体器件的制造过程。例如，该半导体器件为碳化硅功率二极管。
首先，如图5所示，例如通过外延工艺在碳化硅衬底101上形成碳化硅漂移层102。例如，该碳化硅漂移层102可以包括N型的第一掺杂区111。例如，在该步骤中，所形成的碳化硅漂移层102可以是其中的一部分区域为第一掺杂区111；也可以是碳化硅漂移层102的整个区域均为第一掺杂区111。
接下来，如图6所示，例如通过沉积工艺在碳化硅漂移层102上形成掩膜层610。然后利用例如干法刻蚀工艺对掩膜层610执行刻蚀从而形成图案化的掩膜层。该图案化的掩膜层601具有露出第一掺杂区111的一部分的第一开口611。例如，该掩膜层610可以具有一个或多个第一开口611。
在一些实施例中，掩膜层610的材料可以包括SiO2和多晶硅中的至少一种。在一些实施例中，该掩膜层的厚度可以为0.2μm至4μm。例如，该掩膜层的厚度可以为1μm或3μm等。
接下来，如图6所示，例如，利用离子注入工艺(可以称为第一离子注入)通过第一开口611对第一掺杂区111的被露出部分执行第一掺杂601以形成重掺杂的P+第二掺杂区。这里，通过高剂量P型掺杂剂的离子注入，可以形成P+第二掺杂区。
在一些实施例中，该第一离子注入可以为单步离子注入工艺或多步离子注入工艺。
在一些实施例中，所述第一离子注入的条件包括：所注入的杂质离子包括铝(Al)离子和硼(B)离子中至少一种，注入能量可以为30keV至400keV，注入的总剂量可以为5×1014cm-2至5×1015cm-2。
在一些实施例中，当采用多步离子注入工艺执行该第一离子注入时，该多步离子注入可以包括：第一步离子注入、第二步离子注入和第三步离子注入。例如，第一步离子注入的注入能量可以为360keV，注入剂量为5.0×1014cm-2；第二步离子注入的注入能量可以为240keV，注入剂量为1.2×1015cm-2；第三步离子注入的注入能量为80keV，注入剂量为4.6×1014cm-2。
接下来，如图7所示，通过掩膜层610的第一开口611对碳化硅漂移层102执行刻蚀以形成凹槽120。
接下来，如图8所示，对掩膜层610执行刻蚀以扩大第一开口611。然后，例如利用离子注入工艺(可以称为第二离子注入)通过扩大后的第一开口611对碳化硅漂移层102执行第二掺杂602以形成中等掺杂浓度的P型第三掺杂区113。该第三掺杂区113包围第二掺杂区112。第三掺杂区113与第一掺杂区111邻接。在一些实施例中，第二掺杂区112与第一掺杂区111被第三掺杂区113间隔开。
在上述实施例中，该第二掺杂为第二离子注入工艺。在一些实施例中，该第二离子注入工艺的条件包括：所注入的杂质离子包括铝离子和硼离子中的至少一种，注入能量可以为30keV至550keV，注入总剂量为1×1013cm-2至5×1014cm-2。例如，该第二离子注入工艺为单步离子注入工艺或多步离子注入工艺。
在一些实施例中，如图8所示，在对掩膜层610执行刻蚀的过程中，还形成露出第一掺杂区111的另一部分的第二开口612。该第二开口612在平行于碳化硅漂移层102的上表面的平面上环绕第一开口611，且该第二开口612与第一开口611间隔开。例如，通过刻蚀可以形成一个或多个第二开口612，每个开口均为环绕第一开口的环形。
在一些实施例中，所述制造方法还包括：如图8所示，例如利用离子注入工艺通过第二开口612对第一掺杂区111的被露出的所述另一部分执行第三掺杂以形成第四掺杂区214。该第四掺杂区214在平行于碳化硅漂移层102的上表面的平面上环绕第二掺杂区112和第三掺杂区113。该第四掺杂区214与第二掺杂区112和第三掺杂区113间隔开。该第四掺杂区214的导电类型与第三掺杂区113的导电类型相同。例如，该第一掺杂区214位P型掺杂区。
在一些实施例中，第二掺杂与第三掺杂为同一掺杂工艺。例如，可以通过同一离子注入602执行该第二掺杂和第三掺杂。这样可以减少离子注入次数，简化工艺。
例如，在上述步骤中，所注入的离子包括Al(铝)和B(硼)中至少一种。
接下来，去除掩膜层610。
接下来，如图9所示，在去除掩膜层610之后，所述制造方法还可以包括：在碳化硅漂移层102上形成保护层910。例如，该保护层可以为碳膜。
在一些实施例中，可以通过光刻胶碳化或射频溅镀的方法制备碳膜。在一些实施例中，该保护层的厚度可以为0.05μm至2μm。
接下来，对第二掺杂区112、第三掺杂区113和第四掺杂区214的掺杂剂执行激活处理。例如，可以在1500℃至1900℃的温度范围内对第二掺杂区、第三掺杂区和第四掺杂区的掺杂剂(例如P型掺杂剂)执行激活处理。由于在碳化硅漂移层上形成了保护层，因此在高温激活掺杂剂的过程中，不容易使得碳化硅漂移层中的硅元素挥发。该保护层起到保护碳化硅漂移层的作用。
接下来，如图10所示，在执行激活处理之后，去除保护层910。
接下来，形成与第二掺杂区112连接的第一金属层。下面结合图11和图12详细描述形成第一金属层的过程。
如图11所示，在碳化硅漂移层102的远离碳化硅衬底101的一侧沉积第一金属层121。该第一金属层121填充凹槽120。例如，该第一金属层可以为Ti层、Ni层、Ti/Al层、Ni/Al层或Ti/Ni/Al层等。
接下来，如图12所示，对第一金属层121执行刻蚀(例如反刻工艺)和化学机械平坦化(Chemical Mechanical Planarization，简称为CMP)这二者中的至少一个操作以去除该第一金属层121的位于凹槽120之外的部分，保留该第一金属层121的位于该凹槽120之内的部分。在该步骤中，由于通过凹槽自对准地刻蚀第一金属层，因此可以不执行光刻步骤，从而降低工艺复杂度。
接下来，对该第一金属层121执行第一退火。通过该第一退火，可以使得该第一金属层形成欧姆接触金属层。这样可以降低接触电阻。
至此，形成了第一金属层121。
接下来，在碳化硅衬底101的远离碳化硅漂移层102的一侧形成第二电极。下面结合图13和图14详细描述形成第二电极的过程。
如图13所示，例如通过沉积工艺在碳化硅衬底101的背面形成第二金属层222。
接下来，对该第二金属层222执行第二退火。通过该第二退火，可以使得该第二金属层形成欧姆接触金属层。这样可以降低接触电阻。
在一些实施例中，第一退火和第二退火为同一退火工艺。例如，可以在形成位于凹槽内的第一金属层和在碳化硅衬底背面上的第二金属层之后，通过同一退火工艺将第一金属层和第二金属层一起形成为欧姆接触金属层。这样可以减少退火工艺的次数，从而简化制造工艺。
在一些实施例中，第一退火和第二退火的温度范围均为500℃至1100℃。
接下来，如图14所示，在执行第二退火之后，例如通过沉积工艺在第二金属层222的远离碳化硅衬底101的一侧形成第二电极(例如阴极)132。
至此，形成了第二电极132。
接下来，如图15所示，形成与第一金属层121连接的第一电极131。例如，该第一电极131可以包括：在碳化硅漂移层102上的与第一金属层121连接的第三金属层223、以及在第三金属层223上的第四金属层224。例如该第三金属层223可以作为肖特基接触金属层。
在一些实施例中，可以通过沉积工艺在碳化硅漂移层102上形成第三金属层223；然后通过沉积工艺在第三金属层223上形成第四金属层224；接下来，通过光刻和刻蚀工艺对该第四金属层224和第三金属层223执行图案化，从而形成如图15所示的第一电极131。
在一些实施例中，可以对第三金属层执行退火工艺，从而将第三金属层形成为肖特基接触金属层。例如，该退火工艺的温度范围可以为300℃至600℃。
接下来，如图16所示，例如通过沉积工艺在碳化硅漂移层102和第一电极131上形成第一钝化层241。例如，该沉积工艺包括但不限于PECVD(Plasma Enhanced ChemicalVapor Deposition，等离子体增强化学气相沉积)、LPCVD(Low Pressure Chemical VaporDeposition，低压力化学气相沉积)或ALD(Atomic Layer Deposition，原子层沉积)等。
接下来，如图16所示，例如通过光刻和刻蚀工艺对该第一钝化层241执行图案化以形成露出第一电极131的至少一部分的第三开口253。
接下来，如图2所示，例如通过沉积工艺在第一钝化层241和第一电极131的被露出部分上形成第二钝化层242。该第二钝化层242覆盖第三开口253。
接下来，如图2所示，例如通过光刻和刻蚀工艺对第二钝化层242执行图案化以形成露出第一电极131的至少一部分的第四开口254。该第四开口254在第三开口253的内部。
至此，提供了根据本公开另一些实施例的半导体器件的制造方法。在上述制造方法中，通过两次掺杂工艺(第一掺杂和第二掺杂)优化了半导体器件的有源区的掺杂剂的浓度分布，使得高掺杂浓度的第二掺杂区位于中等掺杂浓度的第三掺杂区中间，从而可以降低所形成的半导体器件的正向导通压降，而且提高其抗浪涌电流能力。另外，在上述制造方法中，通过自对准的方式形成作为欧姆接触金属的第一金属层，可以降低工艺复杂度。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。
Claims (25)
1.一种半导体器件，包括：
碳化硅衬底；
在所述碳化硅衬底上的碳化硅漂移层，所述碳化硅漂移层包括具有第一导电类型的第一掺杂区、和在所述第一掺杂区中的具有第二导电类型的第二掺杂区和第三掺杂区，其中，所述第二导电类型与所述第一导电类型相反，所述第三掺杂区与所述第二掺杂区邻接，所述第三掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度；
与所述第二掺杂区连接的第一金属层；
与所述第一金属层连接的第一电极；以及
在所述碳化硅衬底的远离所述碳化硅漂移层的一侧的第二电极。
2.根据权利要求1所述的半导体器件，其中，
所述第三掺杂区包围所述第二掺杂区，所述第三掺杂区与所述第一掺杂区邻接。
3.根据权利要求1所述的半导体器件，其中，
所述碳化硅漂移层具有露出所述第二掺杂区的至少一部分的凹槽，所述第一金属层位于所述凹槽内。
4.根据权利要求1所述的半导体器件，其中，所述碳化硅漂移层还包括：
在所述第一掺杂区中的第四掺杂区，其中，所述第四掺杂区在平行于碳化硅漂移层的上表面的平面上环绕所述第二掺杂区和所述第三掺杂区，所述第四掺杂区与所述第二掺杂区和所述第三掺杂区间隔开，所述第四掺杂区的导电类型与所述第三掺杂区的导电类型相同。
5.根据权利要求4所述的半导体器件，其中，
所述第四掺杂区的掺杂浓度与所述第三掺杂区的掺杂浓度相同。
6.根据权利要求1所述的半导体器件，还包括：
在所述碳化硅衬底与所述第二电极之间的第二金属层。
7.根据权利要求1所述的半导体器件，还包括：
在所述碳化硅漂移层和所述第一电极上的第一钝化层；和
覆盖所述第一钝化层的第二钝化层，所述第二钝化层具有露出所述第一电极的至少一部分的开口。
8.根据权利要求1所述的半导体器件，其中，所述第一电极包括：
在所述碳化硅漂移层上的第三金属层，其中，所述第三金属层与所述第一金属层连接；以及
在所述第三金属层上的第四金属层。
9.根据权利要求1所述的半导体器件，其中，
所述第一掺杂区的掺杂浓度小于所述第三掺杂区的掺杂浓度。
10.根据权利要求1至9任意一项所述的半导体器件，其中，
所述第一导电类型为N型，所述第二导电类型为P型。
11.一种芯片，包括：如权利要求1至10任意一项所述的半导体器件。
12.一种设备，包括：如权利要求11所述的芯片。
13.一种半导体器件的制造方法，包括：
在碳化硅衬底上形成碳化硅漂移层，其中，所述碳化硅漂移层包括具有第一导电类型的第一掺杂区；
对所述碳化硅漂移层执行第一掺杂以在所述第一掺杂区中形成具有第二导电类型的第二掺杂区，其中，所述第二导电类型与所述第一导电类型相反；
对所述碳化硅漂移层执行第二掺杂以形成具有所述第二导电类型的第三掺杂区，其中，所述第三掺杂区与所述第二掺杂区邻接，所述第三掺杂区的掺杂浓度小于所述第二掺杂区的掺杂浓度；
形成与所述第二掺杂区连接的第一金属层；以及
在所述碳化硅衬底的远离所述碳化硅漂移层的一侧形成第二电极，并形成与所述第一金属层连接的第一电极。
14.根据权利要求13所述的制造方法，其中，对所述碳化硅漂移层执行第一掺杂的步骤包括：
在所述碳化硅漂移层上形成图案化的掩膜层，所述掩膜层具有露出所述第一掺杂区的一部分的第一开口；以及
通过所述第一开口对所述第一掺杂区的被露出部分执行第一掺杂以形成所述第二掺杂区。
15.根据权利要求14所述的制造方法，其中，在执行所述第二掺杂之前，所述制造方法还包括：
通过所述第一开口对所述碳化硅漂移层执行刻蚀以形成凹槽，其中，所述第一金属层形成在所述凹槽中。
16.根据权利要求15所述的制造方法，其中，
对所述碳化硅漂移层执行第二掺杂的步骤包括：对所述掩膜层执行刻蚀以扩大所述第一开口；以及通过扩大后的第一开口对所述碳化硅漂移层执行第二掺杂以形成所述第三掺杂区，其中，所述第三掺杂区包围所述第二掺杂区，所述第三掺杂区与所述第一掺杂区邻接；
在形成所述第三掺杂区之后，所述制造方法还包括：去除所述掩膜层。
17.根据权利要求16所述的制造方法，其中，
在对所述掩膜层执行刻蚀的过程中，还形成露出所述第一掺杂区的另一部分的第二开口，其中，所述第二开口在平行于所述碳化硅漂移层的上表面的平面上环绕所述第一开口，且所述第二开口与所述第一开口间隔开；
所述制造方法还包括：通过所述第二开口对所述第一掺杂区的被露出的所述另一部分执行第三掺杂以形成第四掺杂区，其中，所述第四掺杂区在平行于碳化硅漂移层的上表面的平面上环绕所述第二掺杂区和所述第三掺杂区，所述第四掺杂区与所述第二掺杂区和所述第三掺杂区间隔开，所述第四掺杂区的导电类型与所述第三掺杂区的导电类型相同。
18.根据权利要求17所述的制造方法，其中，
所述第二掺杂与所述第三掺杂为同一掺杂工艺。
19.根据权利要求13所述的制造方法，其中，
所述第一掺杂为第一离子注入；其中，所述第一离子注入的条件包括：所注入的杂质离子包括铝离子和硼离子中的至少一种，注入能量为30keV至400keV，注入的总剂量为5×1014cm-2至5×1015cm-2；所述第一离子注入为单步离子注入工艺或多步离子注入工艺；
所述第二掺杂为第二离子注入工艺；所述第二离子注入工艺的条件包括：所注入的杂质离子包括铝离子和硼离子中的至少一种，注入能量为30keV至550keV，注入总剂量为1×1013cm-2至5×1014cm-2；所述第二离子注入工艺为单步离子注入工艺或多步离子注入工艺。
20.根据权利要求13至19任意一项所述的制造方法，其中，
所述第一导电类型为N型，所述第二导电类型为P型。
21.根据权利要求17所述的制造方法，其中，在去除所述掩膜层之后且在形成所述第一金属层之前，所述制造方法还包括：
在所述碳化硅漂移层上形成保护层；以及
在1500℃至1900℃的温度范围内对所述第二掺杂区、所述第三掺杂区和所述第四掺杂区的掺杂剂执行激活处理；以及
在执行所述激活处理之后，去除所述保护层。
22.根据权利要求15所述的制造方法，其中，形成所述第一金属层的步骤包括：
在所述碳化硅漂移层的远离碳化硅衬底的一侧沉积第一金属层，所述第一金属层填充所述凹槽；
对所述第一金属层执行刻蚀和化学机械平坦化这二者中的至少一个操作以去除所述第一金属层的位于所述凹槽之外的部分，保留所述第一金属层的位于所述凹槽之内的部分；以及
对所述第一金属层执行第一退火。
23.根据权利要求22所述的制造方法，其中，形成所述第二电极的步骤包括：
在所述碳化硅衬底的背面形成第二金属层；
对所述第二金属层执行第二退火；以及
在执行所述第二退火之后，在所述第二金属层的远离所述碳化硅衬底的一侧形成第二电极。
24.根据权利要求23所述的制造方法，其中，
所述第一退火和所述第二退火为同一退火工艺。
25.根据权利要求13所述的制造方法，还包括：
在所述碳化硅漂移层和所述第一电极上形成第一钝化层；
对所述第一钝化层执行图案化以形成露出所述第一电极的至少一部分的第三开口；
在所述第一钝化层和所述第一电极的被露出部分上形成第二钝化层，所述第二钝化层覆盖所述第三开口；以及
对所述第二钝化层执行图案化以形成露出所述第一电极的至少一部分的第四开口，其中，所述第四开口在所述第三开口的内部。
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