CN114784083A - 混合式垂直功率器件、制备方法及电子设备 - Google Patents

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Abstract

本申请属于半导体器件技术领域，提供了一种混合式垂直功率器件、制备方法及电子设备，混合式垂直功率器件包括漂移层、第一半导体区、第一隔离区、第二半导体区、第一掺杂半导体柱、第二掺杂半导体柱、功函数金属、介电层、第三半导体区、第四半导体区，其中，第一半导体区、第一隔离区、第二半导体区依序形成于漂移层的下表面，介电层的上表面形成第三半导体区和第四半导体区，第三半导体区通过第一掺杂半导体柱与第一漂移区连接，第四半导体区通过第二掺杂半导体柱与第二漂移区连接，从而在节省大量水平方向的器件面积的情况下，采用同一套工艺实现IGBT和MOS器件的功能，不仅节省成本，还提升了器件的性能。

Description

混合式垂直功率器件、制备方法及电子设备
技术领域
本申请属于半导体器件技术领域，尤其涉及一种混合式垂直功率器件、制备方法及电子设备。
背景技术
目前，许多功率器件(例如垂直双重扩散金氧半场效应晶体管，绝缘闸双极性晶体管)为了提高耐压能力，将器件的漏极(drain)设置于器件底部，然而，其他结构依然会在水平方向上耗费较多的晶圆面积。
发明内容
本申请的目的在于提供一种混合式垂直功率器件、制备方法及电子设备，旨在解决现有的垂直多层结构存在的水平方向上耗费晶圆面积较多的问题。
本申请实施例的提供了一种混合式垂直功率器件，包括：
漂移层；
位于所述漂移层的下表面的第一半导体区、第一隔离区以及第二半导体区，其中，所述第一隔离区用于隔离所述第一半导体区和所述第二半导体区，所述第一半导体区掺杂有第一类型掺杂离子，所述第二半导体区掺杂有第二类型掺杂离子；
第二隔离区，用于设置于所述漂移层内，用于将所述漂移层隔离为第一漂移区和第二漂移区，其中，所述第二隔离区与所述第一隔离区对齐；
设置于所述第一漂移区的上表面的第一掺杂半导体柱；
设置于所述第二漂移区的上表面的第二掺杂半导体柱；其中，所述第一掺杂半导体柱和所述第二掺杂半导体柱掺杂有第二类型掺杂离子；
设置于所述漂移层的上表面的介电层，其中，所述介电层填充于所述第一掺杂半导体柱和所述第二掺杂半导体柱之间；
设置于所述介电层的上表面的第三半导体区和第四半导体区，其中，所述第三半导体区通过所述第一掺杂半导体柱与所述第一漂移区连接，所述第四半导体区通过所述第二掺杂半导体柱与所述第二漂移区连接，所述第三半导体区和所述第四半导体区均掺杂有第一类型掺杂离子；
设置于所述第一掺杂半导体柱和所述第二掺杂半导体柱的侧表面的功函数金属层。
在一个实施例中，所述第一掺杂半导体柱的个数为多个，所述第二掺杂半导体柱的个数为一个或者多个。
在一个实施例中，所述第一漂移区的掺杂浓度小于所述第一半导体区的掺杂浓度。
在一个实施例中，所述第二半导体区的掺杂浓度大于所述第二漂移区的掺杂浓度。
在一个实施例中，所述功函数金属层还设于所述第一漂移区的上表面和所述第二漂移区的上表面。
本申请实施例第二方面还提供了一种混合式垂直功率器件的制造方法，所述制造方法包括：
形成第一掺杂层，所述第一掺杂层包括依次排列的第一半导体区、第一隔离区以及第二半导体区；
在所述第一掺杂层上形成漂移层，其中，所述漂移层包括由第二隔离区隔离形成的第一漂移区和第二漂移区；
在所述第一漂移区上表面形成第一掺杂半导体柱，在所述第二漂移上表面形成第二掺杂半导体柱；
分别在所述第一掺杂半导体柱和所述第二掺杂半导体柱的侧表面形成功函数金属；
在所述漂移层上形成介电层，其中，所述介电层填充于所述第一掺杂半导体柱和所述第二掺杂半导体柱之间，且所述介电层的深度小于所述第一掺杂半导体柱和所述第二掺杂半导体柱的高度；
在所述介电层上形成第三半导体区和第四半导体区，其中，所述第三半导体区通过所述第一掺杂半导体柱与所述第一漂移区连接，所述第四半导体区通过所述第二掺杂半导体柱与所述第二漂移区连接。
在一个实施例中，所述形成第一掺杂层，包括：
采用第一掩膜层在衬底上确定MOS器件的源极区域和IGBT器件的集电极区域；
分别向所述源极区域注入N型掺杂离子，向所述集电极区域注入P型掺杂离子，以形成第一掺杂层，所述第一掺杂层包括依次排列的第一半导体区、第一隔离区以及第二半导体区。
在一个实施例中，所述在所述第一掺杂层上形成漂移层，包括：
采用沉积工艺在所述第一掺杂层上形成漂移层；
采用第二掩膜层在所述漂移层上确定隔离区域，并在所述漂移层形成第二隔离区，以将所述漂移层隔离成第一漂移区和第二漂移区。
在一个实施例中，所述在所述第一漂移区上表面形成第一掺杂半导体柱，在所述第二漂移上表面形成第二掺杂半导体柱，包括：
在所述漂移层上采用第三掩膜层确定半导体柱刻蚀区域，并通过刻蚀工艺分别在所述第一漂移区和所述第二漂移区上形成多个半导体柱；
向所述半导体柱注入P型掺杂离子，以形成所述第一掺杂半导体柱和所述第二掺杂半导体柱。
本申请实施例第三方面还提供了一种电子设备，包括如上述任意一项所述的混合式垂直功率器件。
本发明实施例与现有技术相比存在的有益效果是：混合式垂直功率器件包括漂移层、第一半导体区、第一隔离区、第二半导体区、第一掺杂半导体柱、第二掺杂半导体柱、功函数金属、介电层、第三半导体区、第四半导体区，其中，第一半导体区、第一隔离区、第二半导体区依序形成于漂移层的下表面，介电层的上表面形成第三半导体区和第四半导体区，第三半导体区通过第一掺杂半导体柱与第一漂移区连接，第四半导体区通过第二掺杂半导体柱与第二漂移区连接，从而在节省大量水平方向的器件面积的情况下，采用同一套工艺实现IGBT和MOS器件的功能，不仅节省成本，还提升了器件的性能。
附图说明
为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例提供的混合式垂直功率器件的一种结构示意图；
图2为本申请一实施例提供的混合式垂直功率器件的制备方法的流程示意图；
图3为本申请一实施例提供的形成第一掺杂层的示意图；
图4为本申请一实施例提供的形成漂移层的示意图；
图5为本申请一实施例提供的形成掺杂半导体柱和介电层的示意图；
图6为本申请一实施例提供的形成第三半导体区、第四半导体区的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
目前许多常用的功率器件(绝缘闸双极性晶体管IGBT/垂直双重扩散金氧半场效应晶体管VDMOS)器件，为了提高耐压将器件汲极(drain)移到器件底部实现，然而，其他的结构依然在水平方向耗费许多宝贵的晶圆面积。
图1示出了本申请实施例提供的一种混合式垂直功率器件的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
上述混合式垂直功率器件包括漂移层20、第一半导体区11、第一隔离区12、第二半导体区13、第一掺杂半导体柱41、第二掺杂半导体柱51、功函数金属(金属层71和金属层72)、介电层30、第三半导体区61、第四半导体区62。
其中，第一半导体区11、第一隔离区12、第二半导体区13依序形成于漂移层20的下表面，第一隔离区12用于隔离第一半导体区11和第二半导体区13，第一半导体区11掺杂有第一类型掺杂离子，第二半导体区13掺杂有第二类型掺杂离子。
第二隔离区22用于设置于漂移层20内，通过第二隔离区22将漂移层20隔离为第一漂移区21和第二漂移区23，且第二隔离区22与第一隔离区12对齐，在具体应用中，第二隔离区22与第一隔离区12可以一体成型。
第一掺杂半导体柱41设置于第一漂移区21的上表面，第二掺杂半导体柱51设置于第二漂移区23的上表面，介电层30设置于漂移层20的上表面，该介电层30填充于第一掺杂半导体柱41和第二掺杂半导体柱51之间，第一掺杂半导体柱41和第二掺杂半导体柱51掺杂有第二类型掺杂离子。
在具体应用中，第二类型掺杂离子与第一类型掺杂离子的类型不同，例如，第二类型掺杂离子为P型掺杂，第一类型掺杂离子的类型为N型掺杂，或者，第二类型掺杂离子为N型掺杂，第一类型掺杂离子的类型为P型掺杂。
第一掺杂半导体柱41和第二掺杂半导体柱51的侧表面设置有功函数金属层(参见图1中的金属层71和金属层72)，其中，金属层71作为覆盖于第一掺杂半导体柱41侧表面的功函数金属，金属层72作为覆盖于第二掺杂半导体柱51测表面的功函数金属，第一掺杂半导体柱41和第二掺杂半导体柱51的高度大于介电层30的厚度。
介电层30的上表面形成第三半导体区61和第四半导体区62，第三半导体区61通过第一掺杂半导体柱41与第一漂移区连接，第四半导体区62通过第二掺杂半导体柱51与第二漂移区23连接，三半导体区61和第四半导体区62均掺杂有第一类型掺杂离子。
通过上述混合式垂直功率器件可以更小的器件宽度(参见图1中的箭头)，在同样面积条件制备更多的器件，且可以同时制备高电流密度器件(IGBT)和高速开关器件(VDMOS)提高制造效率与节省流片和掩膜成本，实现在节省大量水平方向的器件面积的情况下，采用同一套工艺实现IGBT和MOS器件的功能，不仅节省成本，还提升了器件的性能的目的。
具体的，第一半导体区11、第一隔离区12、第二半导体区13可以设置于衬底上，第一半导体区11为重掺杂区，第二半导体区13也为重掺杂区，其掺杂浓度大于漂移层的掺杂浓度，第一隔离区可以为二氧化硅。
在一个实施例中其中，漂移层20的掺杂类型与第一半导体区11的掺杂类型相同，且漂移层20的掺杂浓度远小于第一半导体区11的掺杂浓度。
在一个具体应用中，第二半导体区13、第二漂移区23、第二掺杂半导体柱51以及第四半导体区62以及金属层72组成IGBT管，该IGBT管可以降低开关时间，并减少了开关损耗。
作为示例而非限定，第一掺杂半导体柱41为一个或者多个，第二掺杂半导体柱51为一个或者多个。
第一掺杂半导体柱41和第二掺杂半导体柱51设于介电层30内，并分别突出其上部至第三半导体区61和第四半导体区62中。
可以根据混合式垂直功率器件的导通电流灵活设置第一掺杂半导体柱41的个数和第二掺杂半导体柱51的个数。
在一个具体应用实施例中，第三半导体区61和第四半导体区62可以作为混合式垂直功率器件的发射极，金属层71和金属层72作为混合式垂直功率器件的基极，第二半导体区13作为混合式垂直功率器件的集电极，从而使混合式垂直功率器件包含快恢复二极管和垂直结构的IGBT管，其中快恢复二极管和垂直结构的IGBT管并联。
在一个具体应用中，衬底可以为硅基衬底，或者其他化合物半导体衬底，例如，氮化镓、碳化硅、砷化镓等。
在一个实施例中，第一漂移区21内还可以设置反型超级结，反型超级结设置于相邻的第一掺杂半导体柱41之间的漂移区内，其中，反型超级结掺杂有P型掺杂离子。
在一个实施例中，第一漂移区21的掺杂浓度小于第一半导体区11的掺杂浓度。
在一个实施例中，第二半导体区13的掺杂浓度大于第二漂移区23的掺杂浓度。
在本实施例中，通过设置漂移层20的掺杂浓度小于第一半导体区11和第二半导体区13的掺杂浓度，由较低掺杂的漂移层20可以提高功率器件的反向耐压。
进一步地，然后通过将反型超级结设置于第一漂移区21内，改变第一漂移区21内的电场分布，可以降低通道与第一漂移区21界面的最大电场，避免接入反偏电压时由于高电场引起雪崩效应导致器件可靠性降低的问题。
在一个实施例中，第一掺杂半导体柱41为多个，多个第一掺杂半导体柱41阵列设置于第一漂移区21上，且相邻的第一掺杂半导体柱41之间设有反型超级结。
在一个实施例中，相邻的第一掺杂半导体柱41之间的距离相同，反型超级结与第一掺杂半导体柱41之间不接触。
在一个实施例中，第一半导体区11、第三半导体区61、第四半导体区62中掺杂的N型掺杂离子可以为铝离子、硼离子等。
在一个实施例中，反型超级结、第二半导体区13、第一掺杂半导体柱41中掺杂的P型掺杂离子可以为磷离子、氮离子等。
在一个实施例中，反型超级结的深度大于第一漂移区21漂移层20的厚度的1/2。
在本实施例中，通过在第一漂移区21漂移层20内设置反型超级结可以在功率器件的反向偏压应用场景下，改变功率器件内部电场分布，从而降低功率器件内部的最大电场，避免器件发生雪崩效应。
在一个实施例中，反型超级结的形状可以为长方形，其与掺杂半导体柱之间的连线垂直。
在本实施例中，反型超级结可以呈长方形，将第一漂移区21漂移层20的上部划分为几个区域，且相邻的第一掺杂半导体柱41之间均设置有反型超级结，使得功率器件内的最大电场降低。
在一个实施例中，第一掺杂半导体柱41的掺杂浓度大于反型超级结的掺杂浓度。
在一个实施例中，混合式垂直功率器件还包括栅极电极，功函数金属层通过接触孔与栅极电极连接。
在本实施例中，功函数金属层可以通过在接触孔填充金属导线连接至栅极电极，该栅极电极可以设置于封装层表面。
进一步地，在一个实施例中，功函数金属层还设于第一漂移区的上表面和所述第二漂移区的上表面。
具体的，金属层71设置于第一漂移区21与介电层30之间，以及第一掺杂半导体柱41的侧表面，金属层72设于第二漂移区22与介电层30之间，以及第二掺杂半导体柱51的侧表面。
在一个实施例中，介电层30可以为氧化硅或者氮化硅。
在一个实施例中，金属层71、金属层72可以为金或钯。
本申请实施例还提供了一种混合式垂直功率器件的制造方法，参见图2所示，所述制造方法包括步骤S101至步骤S106。
在步骤S101中，形成第一掺杂层，所述第一掺杂层包括依次排列的第一半导体区、第一隔离区以及第二半导体区。
结合图3所示，首先形成第一掺杂层10，且该第一掺杂层10通过在衬底上的不同区域注入掺杂离子，形成第一半导体区和第二半导体区，第一半导体区和第二半导体区之间由第一隔离区隔离，第一隔离区可以通过氧化衬底的部分区域形成二氧化硅制备，第一半导体区和第二半导体区用于为后续的工艺提供支撑。
在具体应用中，第一半导体区和第二半导体区下方还可以设置金属电极，例如，第一半导体区的下表面设置金属电极作为MOS器件的漏极，第二半导体区的下表面设置金属电极作为IGBT器件的集电极。
在一个实施例中，步骤S101中，形成第一掺杂层，具体包括：
步骤S101-1：采用第一掩膜层在衬底上确定MOS器件的源极区域和IGBT器件的集电极区域；
步骤S101-2：分别向所述源极区域注入N型掺杂离子，向所述集电极区域注入P型掺杂离子，以形成第一掺杂层，所述第一掺杂层包括依次排列的第一半导体区、第一隔离区以及第二半导体区。
在本实施例中，通过向衬底表面的源极区域注入N型掺杂离子形成第一半导体区，作为MOS器件的源区，向衬底表面的集电极区域注入P型掺杂离子，以形成第二半导体区，作为IGBT器件的集电极。
具体的，衬底可以为硅基衬底，或者其他化合物半导体衬底，例如，氮化镓、碳化硅、砷化镓等。
在步骤S102中，在所述第一掺杂层上形成漂移层，其中，所述漂移层包括由第二隔离区隔离形成的第一漂移区和第二漂移区。
在本实施例中，结合图4所示，可以通过外延生长，或者离子注入的方式在第一掺杂层10上制备漂移层20，漂移层20包括由第二隔离区22隔离形成的第一漂移区21和第二漂移区23。该漂移层20的掺杂类型与所述第一半导体区的掺杂类型相同，并且漂移层20的掺杂浓度小于所述第一半导体区的掺杂浓度。
在一个实施例中，步骤S102中，所述在所述第一掺杂层上形成漂移层，具体包括：
步骤S102-1：采用沉积工艺在所述第一掺杂层上形成漂移层；
步骤S102-2：采用第二掩膜层在所述漂移层上确定隔离区域，并在所述漂移层形成第二隔离区，以将所述漂移层隔离成第一漂移区和第二漂移区。
在本实施例中，可以先通过沉积工艺在第一掺杂层10上形成漂移层20，然后由第二掩膜层确定隔离区域，通过刻蚀沟槽并填充二氧化硅或者氮化硅的方式在漂移层20内形成第二隔离区22，或者通过对隔离区域进行氧化的方式将露出的漂移层20氧化得到二氧化硅作为第二隔离区22。
在步骤S103中，在所述第一漂移区上表面形成第一掺杂半导体柱，在所述第二漂移上表面形成第二掺杂半导体柱。
在本实施例中，结合图5所示，可以利用通道光罩采用光刻蚀刻等工艺在第一漂移区21和第二漂移区23上制作出多个柱状通道，然后向柱状通道注入P型掺杂离子，从而在第一漂移区21上表面形成第一掺杂半导体柱41，在第二漂移区23上表面形成第二掺杂半导体柱51。
在一个实施例中，步骤S103中，所述在所述第一漂移区上表面形成第一掺杂半导体柱，在所述第二漂移上表面形成第二掺杂半导体柱，包括：
步骤S103-1：在所述漂移层上采用第三掩膜层确定半导体柱刻蚀区域，并通过刻蚀工艺分别在所述第一漂移区和所述第二漂移区上形成多个半导体柱；
步骤S103-2：向所述半导体柱注入P型掺杂离子，以形成所述第一掺杂半导体柱和所述第二掺杂半导体柱。
结合图5所示，由第三掩膜层在漂移层20上定义出半导体柱刻蚀区域，半导体柱刻蚀区域分别位于第一漂移区21和第二漂移区23，然后通过刻蚀工艺分别在第一漂移区21和第二漂移区23上形成多个半导体柱，此时半导体柱内主要掺杂N型掺杂离子，最后通过向半导体柱注入大量P型掺杂离子，可以从而在第一漂移区21上形成多个第一掺杂半导体柱41，在第二漂移区23上形成多个第二掺杂半导体柱23。
在一个实施例中，第一掺杂半导体柱41和第二掺杂半导体柱51的掺杂浓度远大于漂移层20的掺杂浓度。
在步骤S104中，分别在所述第一掺杂半导体柱和所述第二掺杂半导体柱的侧表面形成功函数金属。
结合图5所示，功函数金属可以形成于第一掺杂半导体柱41和第二掺杂半导体柱51的侧表面。
在一种具体应用中，可以利用金属栅极沉积工艺在第一掺杂半导体柱41和第二掺杂半导体柱51的侧表面以及第一漂移区21和第二漂移区23的上表面形成金属层作为功函数金属。
在步骤S105中，在所述漂移层上形成介电层，其中，所述介电层填充于所述第一掺杂半导体柱和所述第二掺杂半导体柱之间，且所述介电层的深度小于所述第一掺杂半导体柱和所述第二掺杂半导体柱的高度。
在结合图5所示，可以通过掩膜掩盖掺杂半导体柱的区域，避免后续的介电材料沉积工艺对掺杂半导体柱15产生影响，介电材料可以为氧化硅或者氮化硅。
在掩膜的掩盖下，通过沉积介电材料的方式在漂移层20上形成介电层30，此时在掩膜的保护下，可以采用化学机械抛光(CMP)工艺以及蚀刻工艺对介电层30进行减薄处理，从而露出第一掺杂半导体柱41和第二掺杂半导体柱51的上部。
在步骤S106中，在所述介电层上形成第三半导体区和第四半导体区，其中，所述第三半导体区通过所述第一掺杂半导体柱与所述第一漂移区连接，所述第四半导体区通过所述第二掺杂半导体柱与所述第二漂移区连接。
结合图6所示，在本实施例中，可以通过外延生长源极材料的方式在介电层30上形成第三半导体区61和第四半导体区62，第三半导体区61和第四半导体区62分别与步骤S105中露出的第一掺杂半导体柱41和第二掺杂半导体柱51连接，此时，所述第三半导体区61通过第一掺杂半导体柱41与所述第一漂移区21连接，第四半导体区62通过第二掺杂半导体柱51与第二漂移区23连接。
在一个具体应用实施例中，在上述步骤S101至步骤S107的工艺完成后，将不同种类器件的端点可以由接触孔分别采用金属导线接出，以分别与封装层表面的电极连接。
本申请实施例还提供了一种电子设备，包括如上述任意一项所述的混合式垂直功率器件。
本发明实施例提供了一种混合式垂直功率器件、制备方法及电子设备，混合式垂直功率器件包括漂移层、第一半导体区、第一隔离区、第二半导体区、第一掺杂半导体柱、第二掺杂半导体柱、功函数金属、介电层、第三半导体区、第四半导体区，其中，第一半导体区、第一隔离区、第二半导体区依序形成于漂移层的下表面，介电层的上表面形成第三半导体区和第四半导体区，第三半导体区通过第一掺杂半导体柱与第一漂移区连接，第四半导体区通过第二掺杂半导体柱与第二漂移区连接，从而在节省大量水平方向的器件面积的情况下，采用同一套工艺实现IGBT和MOS器件的功能，不仅节省成本，还提升了器件的性能。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区区的划分进行举例说明，实际应用中，可以根据需要而将上述功能区分配由不同的掺杂区完成，即将所述装置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。
实施例中的各掺杂区可以集成在一个功能区中，也可以是各个掺杂区单独物理存在，也可以两个或两个以上掺杂区集成在一个功能区中，上述集成的功能区既可以采用同种掺杂离子实现，也可以采用多种掺杂离子共同实现。另外，各掺杂区的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述器件的制备方法中的中掺杂区的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种混合式垂直功率器件，其特征在于，包括：
漂移层；
位于所述漂移层的下表面的第一半导体区、第一隔离区以及第二半导体区，其中，所述第一隔离区用于隔离所述第一半导体区和所述第二半导体区，所述第一半导体区掺杂有第一类型掺杂离子，所述第二半导体区掺杂有第二类型掺杂离子；
第二隔离区，用于设置于所述漂移层内，用于将所述漂移层隔离为第一漂移区和第二漂移区，其中，所述第二隔离区与所述第一隔离区对齐；
设置于所述第一漂移区的上表面的第一掺杂半导体柱；
设置于所述第二漂移区的上表面的第二掺杂半导体柱；其中，所述第一掺杂半导体柱和所述第二掺杂半导体柱掺杂有第二类型掺杂离子；
设置于所述漂移层的上表面的介电层，其中，所述介电层填充于所述第一掺杂半导体柱和所述第二掺杂半导体柱之间；
设置于所述介电层的上表面的第三半导体区和第四半导体区，其中，所述第三半导体区通过所述第一掺杂半导体柱与所述第一漂移区连接，所述第四半导体区通过所述第二掺杂半导体柱与所述第二漂移区连接，所述第三半导体区和所述第四半导体区均掺杂有第一类型掺杂离子；
设置于所述第一掺杂半导体柱和所述第二掺杂半导体柱的侧表面的功函数金属层。
2.如权利要求1所述的混合式垂直功率器件，其特征在于，所述第一掺杂半导体柱的个数为多个，所述第二掺杂半导体柱的个数为一个或者多个。
3.如权利要求2所述的混合式垂直功率器件，其特征在于，所述第一漂移区的掺杂浓度小于所述第一半导体区的掺杂浓度。
4.如权利要求2所述的混合式垂直功率器件，其特征在于，所述第二半导体区的掺杂浓度大于所述第二漂移区的掺杂浓度。
5.如权利要求1所述的混合式垂直功率器件，其特征在于，所述功函数金属层还设于所述第一漂移区的上表面和所述第二漂移区的上表面。
6.一种混合式垂直功率器件的制造方法，其特征在于，所述制造方法包括：
形成第一掺杂层，所述第一掺杂层包括依次排列的第一半导体区、第一隔离区以及第二半导体区；其中，所述第一半导体区掺杂有第一类型掺杂离子，所述第二半导体区掺杂有第二类型掺杂离子；
在所述第一掺杂层上形成漂移层，其中，所述漂移层包括由第二隔离区隔离形成的第一漂移区和第二漂移区；
在所述第一漂移区上表面形成第一掺杂半导体柱，在所述第二漂移上表面形成第二掺杂半导体柱；其中，所述第一掺杂半导体柱和所述第二掺杂半导体柱掺杂有第二类型掺杂离子；
分别在所述第一掺杂半导体柱和所述第二掺杂半导体柱的侧表面形成功函数金属；
在所述漂移层上形成介电层，其中，所述介电层填充于所述第一掺杂半导体柱和所述第二掺杂半导体柱之间，且所述介电层的深度小于所述第一掺杂半导体柱和所述第二掺杂半导体柱的高度；
在所述介电层上形成第三半导体区和第四半导体区，其中，所述第三半导体区通过所述第一掺杂半导体柱与所述第一漂移区连接，所述第四半导体区通过所述第二掺杂半导体柱与所述第二漂移区连接，所述第三半导体区和所述第四半导体区均掺杂有第一类型掺杂离子。
7.根据权利要求6所述的混合式垂直功率器件的制造方法，其特征在于，所述形成第一掺杂层，包括：
采用第一掩膜层在衬底上确定MOS器件的源极区域和IGBT器件的集电极区域；
分别向所述源极区域注入N型掺杂离子，向所述集电极区域注入P型掺杂离子，以形成第一掺杂层，所述第一掺杂层包括依次排列的第一半导体区、第一隔离区以及第二半导体区。
8.根据权利要求6所述的混合式垂直功率器件的制造方法，其特征在于，所述在所述第一掺杂层上形成漂移层，包括：
采用沉积工艺在所述第一掺杂层上形成漂移层；
采用第二掩膜层在所述漂移层上确定隔离区域，并在所述漂移层形成第二隔离区，以将所述漂移层隔离成第一漂移区和第二漂移区。
9.根据权利要求6所述的混合式垂直功率器件的制造方法，其特征在于，所述在所述第一漂移区上表面形成第一掺杂半导体柱，在所述第二漂移上表面形成第二掺杂半导体柱，包括：
在所述漂移层上采用第三掩膜层确定半导体柱刻蚀区域，并通过刻蚀工艺分别在所述第一漂移区和所述第二漂移区上形成多个半导体柱；
向所述半导体柱注入P型掺杂离子，以形成所述第一掺杂半导体柱和所述第二掺杂半导体柱。
10.一种电子设备，其特征在于，包括如权利要求1至5任意一项所述的混合式垂直功率器件。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025237A (en) * 1997-03-24 2000-02-15 Fairchild Korea Semiconductor, Ltd. Methods of forming field effect transistors having graded drain region doping profiles therein
US20160079244A1 (en) * 2014-09-11 2016-03-17 Northrop Grumman Systems Corporation Monolithic bi-directional current conducting device and method of making the same
CN113299732A (zh) * 2020-02-24 2021-08-24 珠海格力电器股份有限公司 半导体器件、芯片、设备和制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025237A (en) * 1997-03-24 2000-02-15 Fairchild Korea Semiconductor, Ltd. Methods of forming field effect transistors having graded drain region doping profiles therein
US20160079244A1 (en) * 2014-09-11 2016-03-17 Northrop Grumman Systems Corporation Monolithic bi-directional current conducting device and method of making the same
CN113299732A (zh) * 2020-02-24 2021-08-24 珠海格力电器股份有限公司 半导体器件、芯片、设备和制造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
张盛东, 韩汝琦, TOMMYLAI, JOHNNYSIN: "漂移区为线性掺杂的高压薄膜SOI器件的研制", 电子学报, no. 02, 25 February 2001 (2001-02-25) *
杨立杰;李士颜;刘昊;黄润华;李;柏松;: "6.5 kV, 5 A 4H-SiC 功率 DMOSFET器件", 固体电子学研究与进展, no. 02, 25 April 2019 (2019-04-25) *

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