CN112216744A - 高可靠性宽窗口的超结mosfet结构及制造方法 - Google Patents

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Abstract

本发明涉及一种高可靠性宽窗口的超结MOSFET结构及制造方法，它包括：漏极金属、第一导电类型衬底、第一导电类型外延层、第二导电类型柱、第一导电类型柱、第二导电类型体区、第二导电类型第二阱区、第一导电类型源区、栅氧层、栅极多晶硅、绝缘介质层、源极金属、场氧层、栅极总线多晶硅与第二导电类型第一阱区。在所述有源区内，在对应相邻的第二导电类型体区之间并在同一条第一导电类型柱的顶部呈间隔地设有块状的第二导电类型第一阱区；在对应第二导电类型体区的正下方的第二导电类型柱的顶部内设有第二导电类型第二阱区。使得在杂质总量发生偏移时，击穿点依然出现在有源区内，保证了器件的可靠性。

Description

高可靠性宽窗口的超结MOSFET结构及制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，具体地说是一种高可靠性宽窗口的超结MOSFET结构及制造方法。
背景技术
目前，超结功率器件有两种制造方法，第一种是多次外延和多次杂质注入，第二种是挖深沟槽进行填充，这两种方法在工艺上都会存在一些波动，这些波动会导致第二导电类型柱5和第一导电类型柱4的杂质总量发生偏移，导致电荷平衡被打破。
如图14所示，为现有的超结功率MOSFET结构，芯片中心位置设有有源区001，在有源区001的外侧设有终端区002，在有源区001内不设有第二导电类型第一阱区15与第二导电类型第二阱区7，当第二导电类型柱5杂质总量小于第一导电类型柱4杂质总量一定程度时，终端靠近表面的位置可能会出现击穿薄弱点，当第二导电类型柱5杂质总量大于第一导电类型柱4杂质总量一定程度时，终端靠近有源区001的第二导电类型柱5底部位置可能会出现击穿薄弱点，当终端出现明显的击穿薄弱点时，器件的雪崩耐量会明显降低，导致器件无法使用。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种在杂质总量发生偏移时击穿点依然出现在有源区内的高可靠性宽窗口的超结MOSFET结构及制造方法。
按照本发明提供的技术方案，所述高可靠性宽窗口的超结MOSFET结构，包括漏极金属、位于漏极金属上的第一导电类型衬底及位于第一导电类型衬底上的第一导电类型外延层，在所述第一导电类型外延层内设置第二导电类型柱，在相邻的第二导电类型柱之间设置第一导电类型柱，在器件中心区设有有源区，在所述有源区外围设有过渡区，在所述过渡区外围设有终端区；
在所述终端区内，在第一导电类型外延层的上方设有场氧层，在场氧层的上方靠近过渡区的位置处设有栅极总线多晶硅，在栅极总线多晶硅的上方设有绝缘介质层，在靠近所述过渡区的绝缘介质层的上方设有源极金属；
在所述有源区内，在第二导电类型柱的上方设有第二导电类型体区，在第二导电类型体区内设有第一导电类型源区，在第一导电类型柱的上方设有栅氧层，在栅氧层的上方设有栅极多晶硅，在栅极多晶硅与栅氧层的上方设有绝缘介质层，在绝缘介质层的上方设有源极金属，源极金属完全覆盖有源区的上表面，源极金属通过通孔与第一导电类型源区以及第二导电类型体区欧姆接触；在对应相邻的第二导电类型体区之间并在同一条第一导电类型柱的顶部呈间隔地设有块状的第二导电类型第一阱区；在对应第二导电类型体区的正下方的第二导电类型柱的顶部内设有第二导电类型第二阱区；
在所述过渡区内，在第二导电类型柱的上方设有第二导电类型体区，在第二导电类型体区内设有第一导电类型源区，在第一导电类型柱的上方设有栅氧层，在栅氧层的上方设有栅极多晶硅，在栅极多晶硅与栅氧层的上方设有绝缘介质层，在绝缘介质层的上方设有源极金属，源极金属完全覆盖过渡区的上表面，源极金属通过通孔与第一导电类型源区以及第二导电类型体区欧姆接触。
作为优选，在所述有源区内，在同一条第一导电类型柱的顶部，相邻的第二导电类型第一阱区的中心间距大于等于3um。
作为优选，在所述有源区内，在第二导电类型柱延伸的方向上，第二导电类型第一阱区的长度大于等于2um。
作为优选，在所述有源区内，在每条第一导电类型柱的顶部均设置有所述的第二导电类型第一阱区。
作为优选，在所述有源区内，若干第一导电类型柱的顶部设置有所述的第二导电类型第一阱区。
作为优选，在所述有源区内，第二导电类型第二阱区的掺杂浓度高于第二导电类型柱的掺杂浓度。
作为优选，在所述有源区内，在对应第二导电类型体区的正下方的部分或者全部第二导电类型柱的顶部内设有所述的第二导电类型第二阱区。
作为优选，对于N型功率半导体器件，第一导电类型为N型导电，第二导电类型为P型导电；对于P型功率半导体器件，第一导电类型为P型导电，第二导电类型为N型导电。
上述高可靠性宽窗口的超结MOSFET结构的制造方法包括以下步骤：
步骤一：在第一导电类型衬底上形成第一导电类型第一外延层，然后选择性刻蚀出深沟槽；
步骤二：淀积第二导电类型半导体，将步骤一中的深沟槽填充满，然后去除掉第一导电类型第一外延层上方的第二导电类型半导体，形成第二导电类型柱与第一导电类型柱；
步骤三：选择性注入第二导电类型杂质，退火后形成第二导电类型体区；
步骤四：在有源区内的第二导电类型柱的顶部注入第二导电类型杂质，激活后形成第二导电类型第二阱区；
步骤五：在器件表面形成场氧层；
步骤六：选择性去除有源区与过渡区的场氧层；
步骤七：在器件表面形成栅氧层；
步骤八：淀积导电多晶硅后选择性刻蚀导电多晶硅，形成栅极多晶硅与栅极总线多晶硅；
步骤九：选择性注入第一导电类型杂质，激活后形成第一导电类型源区；
步骤十：淀积绝缘介质层；
步骤十一：选择性刻蚀绝缘介质层与半导体，形成通孔；
步骤十二：形成源极金属与漏极金属。
上述高可靠性宽窗口的超结MOSFET结构的制造方法包括以下步骤：
步骤一：在第一导电类型衬底上形成第一导电类型第一外延层，然后选择性刻蚀出深沟槽；
步骤二：淀积第二导电类型半导体，将步骤一中的深沟槽填充满，然后去除掉第一导电类型第一外延层上方的第二导电类型半导体，形成第二导电类型柱与第一导电类型柱；
步骤三：选择性注入第二导电类型杂质，退火后形成第二导电类型体区与第二导电类型第一阱区；
步骤四：在有源区内的第二导电类型柱的顶部注入第二导电类型杂质，激活后形成第二导电类型第二阱区；
步骤五：在器件表面形成场氧层；
步骤六：选择性去除有源区与过渡区的场氧层；
步骤七：在器件表面形成栅氧层；
步骤八：淀积导电多晶硅后选择性刻蚀导电多晶硅，形成栅极多晶硅与栅极总线多晶硅；
步骤九：选择性注入第一导电类型杂质，激活后形成第一导电类型源区；
步骤十：淀积绝缘介质层；
步骤十一：选择性刻蚀绝缘介质层与半导体，形成通孔；
步骤十二：形成源极金属与漏极金属。
本发明提供的高可靠性宽窗口的超结MOSFET结构及制造方法，与现有技术相比，具备以下优点：
1、当第二导电类型柱杂质总量小于第一导电类型柱杂质总量一定程度时，第二导电类型第二阱区底部会出现击穿薄弱点，当第二导电类型柱杂质总量大于第一导电类型柱杂质总量一定程度时，第二导电类型第一阱区下方会出现击穿薄弱点，击穿点都可以出现在有源区内，保证了器件的可靠性。
2、本发明的制造工艺与现有工艺兼容可以降低制造成本。
附图说明
图1为本发明形成深沟槽的剖视结构示意图。
图2为本发明形成第二导电类型柱与第一导电类型柱的剖视结构示意图。
图3为本发明形成第二导电类型体区与第二导电类型第一阱区的剖视结构示意图。
图4为本发明形成第二导电类型第二阱区的剖视结构示意图。
图5为本发明形成场氧层的剖视结构示意图。
图6为本发明去除有源区与过渡区场氧层的剖视结构示意图。
图7为本发明形成栅氧层的剖视结构示意图。
图8为本发明形成栅极多晶硅与栅极总线多晶硅的剖视结构示意图。
图9为本发明形成第一导电类型源区的剖视结构示意图。
图10为本发明形成绝缘介质层的剖视结构示意图；
图11为本发明形成通孔的剖视结构示意图。
图12为本发明形成源极金属与漏极金属的剖视结构示意图，也是沿着图15中虚线AB截得的剖视结构示意图。
图13为本发明沿着图15中虚线CD截得的剖视结构示意图。
图14为传统结构的剖视结构示意图。
图15为本发明形成第二导电类型体区与第二导电类型第一阱区时的注入窗口示意图。
图16为本发明另一种形成第二导电类型体区与第二导电类型第一阱区时的注入窗口示意图。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。
本发明的第一方面提供一种降低开关损耗的半导体结构，其包括以下几种实施例，需要解释的是对于N型功率半导体器件，本发明所述的第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，本发明所述的第一导电类型为P型导电，所述第二导电类型为N型导电。
实施例1
一种高可靠性宽窗口的超结MOSFET结构，包括漏极金属1、位于漏极金属1上的第一导电类型衬底2及位于第一导电类型衬底2上的第一导电类型外延层3，在所述第一导电类型外延层3内设置第二导电类型柱4，在相邻的第二导电类型柱4之间设置第一导电类型柱5，在器件中心区设有有源区001，在所述有源区001外围设有过渡区003，在所述过渡区003外围设有终端区002；
在所述终端区002内，在第一导电类型外延层3的上方设有场氧层13，在场氧层13的上方靠近过渡区003的位置处设有栅极总线多晶硅14，在栅极总线多晶硅14的上方设有绝缘介质层11，在靠近所述过渡区003的绝缘介质层11的上方设有源极金属12；
在所述有源区001内，在第二导电类型柱4的上方设有第二导电类型体区6，在第二导电类型体区6内设有第一导电类型源区8，在第一导电类型柱5的上方设有栅氧层9，在栅氧层9的上方设有栅极多晶硅10，在栅极多晶硅10与栅氧层9的上方设有绝缘介质层11，在绝缘介质层11的上方设有源极金属12，源极金属12完全覆盖有源区001的上表面，源极金属12通过通孔与第一导电类型源区8以及第二导电类型体区6欧姆接触；在所述有源区001内，在对应相邻的第二导电类型体区6之间并在同一条第一导电类型柱5的顶部呈间隔地设有块状的第二导电类型第一阱区15；在对应第二导电类型体区6的正下方的第二导电类型柱4的顶部内设有第二导电类型第二阱区7；
在所述过渡区003内，在第二导电类型柱4的上方设有第二导电类型体区6，在第二导电类型体区6内设有第一导电类型源区8，在第一导电类型柱5的上方设有栅氧层9，在栅氧层9的上方设有栅极多晶硅10，在栅极多晶硅10与栅氧层9的上方设有绝缘介质层11，在绝缘介质层11的上方设有源极金属12，源极金属12完全覆盖过渡区003的上表面，源极金属12通过通孔与第一导电类型源区8以及第二导电类型体区6欧姆接触。
在所述有源区001内，在同一条第一导电类型柱5的顶部，相邻的第二导电类型第一阱区15的中心间距大于等于3um；且在第二导电类型柱4延伸的方向上，第二导电类型第一阱区15的长度大于等于2um。
在所述有源区001内，可以在每条第一导电类型柱5的顶部均设置有所述的第二导电类型第一阱区15。
在所述有源区001内，也可以在若干第一导电类型柱5的顶部设置有所述的第二导电类型第一阱区15。
在所述有源区001内，第二导电类型第二阱区7的掺杂浓度高于第二导电类型柱4的掺杂浓度。
在所述有源区001内，在对应第二导电类型体区6的正下方的部分或者全部第二导电类型柱4的顶部内设有所述的第二导电类型第二阱区7。
对于N型功率半导体器件，第一导电类型为N型导电，第二导电类型为P型导电；对于P型功率半导体器件，第一导电类型为P型导电，第二导电类型为N型导电。
上述高可靠性宽窗口的超结MOSFET结构的制造方法包括以下步骤：
步骤一：在第一导电类型衬底2上形成第一导电类型第一外延层3，然后选择性刻蚀出深沟槽；
步骤二：淀积第二导电类型半导体，将步骤一中的深沟槽填充满，然后去除掉第一导电类型第一外延层3上方的第二导电类型半导体，形成第二导电类型柱4与第一导电类型柱5；
步骤三：选择性注入第二导电类型杂质，退火后形成第二导电类型体区6与第二导电类型第一阱区15；
步骤四：在有源区001内的第二导电类型柱4的顶部注入第二导电类型杂质，激活后形成第二导电类型第二阱区7；
步骤五：在器件表面形成场氧层13；
步骤六：选择性去除有源区001与过渡区003的场氧层13；
步骤七：在器件表面形成栅氧层9；
步骤八：淀积导电多晶硅后选择性刻蚀导电多晶硅，形成栅极多晶硅10与栅极总线多晶硅14；
步骤九：选择性注入第一导电类型杂质，激活后形成第一导电类型源区8；
步骤十：淀积绝缘介质层11；
步骤十一：选择性刻蚀绝缘介质层12与半导体，形成通孔；
步骤十二：形成源极金属12与漏极金属1。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种高可靠性宽窗口的超结MOSFET结构，包括漏极金属（1）、位于漏极金属（1）上的第一导电类型衬底（2）及位于第一导电类型衬底（2）上的第一导电类型外延层（3），在所述第一导电类型外延层（3）内设置第二导电类型柱（4），在相邻的第二导电类型柱（4）之间设置第一导电类型柱（5），在器件中心区设有有源区（001），在所述有源区（001）外围设有过渡区（003），在所述过渡区（003）外围设有终端区（002）；
在所述终端区（002）内，在第一导电类型外延层（3）的上方设有场氧层（13），在场氧层（13）的上方靠近过渡区（003）的位置处设有栅极总线多晶硅（14），在栅极总线多晶硅（14）的上方设有绝缘介质层（11），在靠近所述过渡区（003）的绝缘介质层（11）的上方设有源极金属（12）；
在所述有源区（001）内，在第二导电类型柱（4）的上方设有第二导电类型体区（6），在第二导电类型体区（6）内设有第一导电类型源区（8），在第一导电类型柱（5）的上方设有栅氧层（9），在栅氧层（9）的上方设有栅极多晶硅（10），在栅极多晶硅（10）与栅氧层（9）的上方设有绝缘介质层（11），在绝缘介质层（11）的上方设有源极金属（12），源极金属（12）完全覆盖有源区（001）的上表面，源极金属（12）通过通孔与第一导电类型源区（8）以及第二导电类型体区（6）欧姆接触；其特征是：在所述有源区（001）内，在对应相邻的第二导电类型体区（6）之间并在同一条第一导电类型柱（5）的顶部呈间隔地设有块状的第二导电类型第一阱区（15）；在对应第二导电类型体区（6）的正下方的第二导电类型柱（4）的顶部内设有第二导电类型第二阱区（7）；
在所述过渡区（003）内，在第二导电类型柱（4）的上方设有第二导电类型体区（6），在第二导电类型体区（6）内设有第一导电类型源区（8），在第一导电类型柱（5）的上方设有栅氧层（9），在栅氧层（9）的上方设有栅极多晶硅（10），在栅极多晶硅（10）与栅氧层（9）的上方设有绝缘介质层（11），在绝缘介质层（11）的上方设有源极金属（12），源极金属（12）完全覆盖过渡区（003）的上表面，源极金属（12）通过通孔与第一导电类型源区（8）以及第二导电类型体区（6）欧姆接触。
2.根据权利要求1所述的高可靠性宽窗口的超结MOSFET结构，其特征是：在所述有源区（001）内，在同一条第一导电类型柱（5）的顶部，相邻的第二导电类型第一阱区（15）的中心间距大于等于3um。
3.根据权利要求1所述的高可靠性宽窗口的超结MOSFET结构，其特征是：在所述有源区（001）内，在第二导电类型柱（4）延伸的方向上，第二导电类型第一阱区（15）的长度大于等于2um。
4.根据权利要求1所述的高可靠性宽窗口的超结MOSFET结构，其特征是：在所述有源区（001）内，在每条第一导电类型柱（5）的顶部均设置有所述的第二导电类型第一阱区（15）。
5.根据权利要求1所述的高可靠性宽窗口的超结MOSFET结构，其特征是：在所述有源区（001）内，若干第一导电类型柱（5）的顶部设置有所述的第二导电类型第一阱区（15）。
6.根据权利要求1所述的高可靠性宽窗口的超结MOSFET结构，其特征是：在所述有源区（001）内，第二导电类型第二阱区（7）的掺杂浓度高于第二导电类型柱（4）的掺杂浓度。
7.根据权利要求1所述的高可靠性宽窗口的超结MOSFET结构，其特征是：在所述有源区（001）内，在对应第二导电类型体区（6）的正下方的部分或者全部第二导电类型柱（4）的顶部内设有所述的第二导电类型第二阱区（7）。
8.根据权利要求1所述的高可靠性宽窗口的超结MOSFET结构，其特征是：对于N型功率半导体器件，第一导电类型为N型导电，第二导电类型为P型导电；对于P型功率半导体器件，第一导电类型为P型导电，第二导电类型为N型导电。
9.权利要求1所述的高可靠性宽窗口的超结MOSFET结构的制造方法包括以下步骤：
步骤一：在第一导电类型衬底（2）上形成第一导电类型第一外延层（3），然后选择性刻蚀出深沟槽；
步骤二：淀积第二导电类型半导体，将步骤一中的深沟槽填充满，然后去除掉第一导电类型第一外延层（3）上方的第二导电类型半导体，形成第二导电类型柱（4）与第一导电类型柱（5）；
步骤三：选择性注入第二导电类型杂质，退火后形成第二导电类型体区（6）与第二导电类型第一阱区（15）；
步骤四：在有源区（001）内的第二导电类型柱（4）的顶部注入第二导电类型杂质，激活后形成第二导电类型第二阱区（7）；
步骤五：在器件表面形成场氧层（13）；
步骤六：选择性去除有源区（001）与过渡区（003）的场氧层（13）；
步骤七：在器件表面形成栅氧层（9）；
步骤八：淀积导电多晶硅后选择性刻蚀导电多晶硅，形成栅极多晶硅（10）与栅极总线多晶硅（14）；
步骤九：选择性注入第一导电类型杂质，激活后形成第一导电类型源区（8）；
步骤十：淀积绝缘介质层（11）；
步骤十一：选择性刻蚀绝缘介质层（12）与半导体，形成通孔；
步骤十二：形成源极金属（12）与漏极金属（1）。
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CN114203824B (zh) * 2021-12-10 2022-08-19 无锡新洁能股份有限公司 一种超结功率半导体器件及其制造方法

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