KR102521909B1 - 전력 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 전력 반도체 소자의 제조 방법은 전력 반도체 소자의 링 터미네이션을 형성하는 방법으로서, 제 1 도전형의 제 1 도핑 영역을 형성하도록, 기판의 에지 영역 상부면에서 하방으로 제 1 도전형의 불순물을 주입하는 제 1 단계; 및 상기 제 1 도핑 영역의 일부 영역을 카운터 도핑하여 상기 제 1 도핑 영역으로부터 제 2 도핑 영역을 형성하도록, 상기 기판의 에지 영역 상부면에서 하방으로 제 2 도전형의 불순물을 주입하는 제 2 단계;를 포함하며, 상기 제 2 도핑 영역은 상기 기판 내에 상기 기판의 상부면에서 하방으로 신장하는 제 1 부분 및 상기 기판의 내부에 매립되되 상기 제 1 부분과 연결되며 상기 기판의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 제 2 부분으로 이루어진다.
Description
본 발명은 전력 반도체 소자의 제조 방법에 관한 것으로서, 더 상세하게는 수평 내압 성능을 향상시키기 위한 전력 반도체 소자의 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
본 발명은 제조 비용 및 생산성 측면에서 유리한 전력 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자의 제조 방법이 제공된다. 상기 전력 반도체 소자의 제조 방법은 전력 반도체 소자의 링 터미네이션을 형성하는 방법으로서, 제 1 도전형의 제 1 도핑 영역을 형성하도록, 기판의 에지 영역 상부면에서 하방으로 제 1 도전형의 불순물을 주입하는 제 1 단계; 및 상기 제 1 도핑 영역의 일부 영역을 카운터 도핑하여 상기 제 1 도핑 영역으로부터 제 2 도핑 영역을 형성하도록, 상기 기판의 에지 영역 상부면에서 하방으로 제 2 도전형의 불순물을 주입하는 제 2 단계;를 포함하며, 상기 제 2 도핑 영역은 상기 기판 내에 상기 기판의 상부면에서 하방으로 신장하는 제 1 부분 및 상기 기판의 내부에 매립되되 상기 제 1 부분과 연결되며 상기 기판의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 제 2 부분으로 이루어진다.
상기 전력 반도체 소자의 제조 방법에서, 상기 제 2 단계는 상기 제 1 단계를 수행한 후에 상기 기판에 대하여 별도의 에피층을 성장하는 단계 없이 수행하는 것을 특징으로 할 수 있다.
상기 전력 반도체 소자의 제조 방법에서, 상기 제 2 부분은 상기 기판의 상부면과 나란한 방향으로 신장할 수 있다.
상기 전력 반도체 소자의 제조 방법에서, 상기 제 2 부분은 상기 제 1 부분에 연결되어 측방으로 돌출되는 형상을 가질 수 있다.
상기 전력 반도체 소자의 제조 방법은 상기 제 2 단계 후에, 상기 기판 상에 절연막을 형성하는 단계; 상기 절연막을 관통하여 상기 제 2 도핑 영역과 연결되는 콘택홀을 형성하는 단계; 상기 콘택홀을 통하여 상기 제 2 도핑 영역의 일부에 제 1 도전형의 불순물을 추가 주입하는 단계; 및 상기 절연막 상에 상기 콘택홀을 충전하면서 필드 플레이트 패턴을 형성하는 단계;를 더 포함할 수 있다.
상기 전력 반도체 소자의 제조 방법에서, 상기 제 2 단계는 상기 카운터 도핑하기 위한 상기 제 1 도핑 영역의 일부 영역 중 상기 콘택홀에 상대적으로 가까운 영역에 상기 기판의 에지 영역 상부면에서 하방으로 제 2 도전형의 불순물을 주입하는 제 2-1 단계; 및 상기 카운터 도핑하기 위한 상기 제 1 도핑 영역의 일부 영역 중 상기 콘택홀에 상대적으로 먼 영역에 상기 기판의 에지 영역 상부면에서 하방으로 제 2 도전형의 불순물을 주입하는 제 2-2 단계;를 포함하되, 상기 제 2-1 단계에서 주입하는 상기 제 2 도전형의 불순물 농도는 상기 제 2-2 단계에서 주입하는 상기 제 2 도전형의 불순물 농도보다 더 높을 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 본 발명은 제조 비용 및 생산성 측면에서 유리한 전력 반도체 소자의 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 도해하는 순서도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 순차적으로 도해하는 단면도들이다.
도 5는 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 단면 구조의 예를 도해하는 도면이다.
도 6은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법에서 사용하는 포토마스크의 단면을 개요적으로 도해하는 도면이다.
도 7은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 단면 구조의 예를 도해하는 도면이다.
도 8 및 도 9는 전력 반도체의 정션 단면에서의 내압 시뮬레이션 도식도이다.
도 10 및 도 11은 전력 반도체에서 필드 플레이트의 역할 등을 도해하기 위한 도면들이다.
도 12는 본 발명의 비교예(a)에 따른 일반적인 전력 반도체의 링 터미네이션 구성과 본 발명의 실시예(b)에 따른 전력 반도체의 심층 구조의 링 터미네이션 구성을 도핑 농도 프로파일과 함께 나타낸 도면이다.
도 13은 도 12에 개시된 전력 반도체의 정션 단면 깊이(B, C)에 따른 전기장을 비교한 그래프이다.
도 14는 본 발명의 비교예(a)에 따른 일반적인 전력 반도체의 링 터미네이션 구성이 적용된 정션 구조와 본 발명의 실시예(b)에 따른 전력 반도체의 심층 구조의 링 터미네이션 구성이 적용된 정션 구조를 비교하여 도시한 도면이다.
도 15는 도 14에 개시된 전력 반도체에서 산화막계면-실리콘에서의 수직 방향 전기장을 비교하여 나타낸 그래프이다.
도 16은 본 발명의 비교예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 도해하는 순서도이다.
도 17 내지 도 20은 본 발명의 비교예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 순차적으로 도해하는 단면도들이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 순차적으로 도해하는 단면도들이다.
도 5는 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 단면 구조의 예를 도해하는 도면이다.
도 6은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법에서 사용하는 포토마스크의 단면을 개요적으로 도해하는 도면이다.
도 7은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 단면 구조의 예를 도해하는 도면이다.
도 8 및 도 9는 전력 반도체의 정션 단면에서의 내압 시뮬레이션 도식도이다.
도 10 및 도 11은 전력 반도체에서 필드 플레이트의 역할 등을 도해하기 위한 도면들이다.
도 12는 본 발명의 비교예(a)에 따른 일반적인 전력 반도체의 링 터미네이션 구성과 본 발명의 실시예(b)에 따른 전력 반도체의 심층 구조의 링 터미네이션 구성을 도핑 농도 프로파일과 함께 나타낸 도면이다.
도 13은 도 12에 개시된 전력 반도체의 정션 단면 깊이(B, C)에 따른 전기장을 비교한 그래프이다.
도 14는 본 발명의 비교예(a)에 따른 일반적인 전력 반도체의 링 터미네이션 구성이 적용된 정션 구조와 본 발명의 실시예(b)에 따른 전력 반도체의 심층 구조의 링 터미네이션 구성이 적용된 정션 구조를 비교하여 도시한 도면이다.
도 15는 도 14에 개시된 전력 반도체에서 산화막계면-실리콘에서의 수직 방향 전기장을 비교하여 나타낸 그래프이다.
도 16은 본 발명의 비교예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 도해하는 순서도이다.
도 17 내지 도 20은 본 발명의 비교예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 순차적으로 도해하는 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 p형 및 n형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형이 p형이고, 제 2 도전형은 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형은 n형이고, 제 2 도전형이 p형일 수도 있다.
이하에서는, 본 발명의 기술적 사상을 이해하기 위하여 본 발명의 비교예를 먼저 개시한 후에 본 발명의 실시예를 순차적으로 설명한다.
먼저, 도 8 및 도 9는 전력 반도체의 정션 단면에서의 내압 시뮬레이션 도식도이다.
도 8을 참조하면, 전력 반도체에 역전압이 인가된 상황에서 공핍층이 형성되고 이에 따라 모든 방향에서의 등전위면이 형성되는 바, 링 터미네이션(Ring Termination)은 수평 내압 성능을 향상시키기 위해 사용되는 구성으로 이해할 수 있다.
도 9를 참조하면, 실리콘 기판 상에 산화실리콘으로 구성된 필드 산화막이 형성되는 경우, Si-SiO2 계면에 형성 되어 있는 전하 밀도(Charge density)에 따라서 내압 수준이 바뀔 수 있음을 이해할 수 있다.
도 9의 (a)는 전하밀도가 0인 경우 BV가 325V이며, 도 9의 (b)는 계면 전하밀도가 1e11#/cm2인 경우 BV가 278V임을 나타낸다. 계면 전하의 형성은 역전압 및/또는 고온에서 캐리어의 옥사이드 계면 충돌에 의해 수소처리된 옥사이드-실리콘 결합이 깨짐으로써 발생한다.
전력 반도체에서 링 터미네이션은 수평 내압 성능을 향상시키기 위해 사용되는 설계 기법이다. 이는 전력 소자의 외곽에 p-type 영역을 반복적으로 형성함으로써, 역전압 인가 시 인접한 p-type 영역들 간 공핍층의 경계를 확장시키는 방법으로 등전위면의 변화율을 감소시키는 역할을 한다.
즉, 전압의 변화율이 급격하게 발생할 수 있는 정션 끝에서의 최대 전기장 크기를 감소시켜 물질의 critical electric field 이내로 전기장 프로파일을 형성하는 역할을 하는 것이다.
한편, 전력 소자의 형성 과정에서 곡률 정션이 필연적으로 존재하게 되는데 이는 단위 면적(부피)당 전기장 벡터가 평면 정션 보다 많아 전계 부하에 취약할 수 밖에 없다.
이를 완화하기 위해서는 곡률 형태로 형성 하고 있는 영역의 면적을 넓혀 단위 면적당 전기장 벡터의 집중을 최소화하여야 한다. 정션 끝에서 곡률 형태로 형성하고 있는 영역의 등전위면 변화율을 최소화하여 최대 전기장 크기를 낮추기 위해 필드 플레이트 기법이 널리 사용되고 있다.
도 10 및 도 11은 전력 반도체에서 필드 플레이트의 역할 등을 도해하기 위한 도면들이다.
필드 플레이트의 역할은 정션 끝에서 곡률 형태로 형성하고 있는 영역의 등전위면 변화율을 최소화하여 최대 전기장 크기를 낮추기 위함이다.
도 10에 도시된 전력 반도체는 기판(10), 기판(10)의 에지 영역 상부면에서 하방으로 제 1 도전형의 불순물을 주입하여 형성된 제 1 도전형의 도핑 영역(19a), 기판(10) 상부면 상에 형성된 절연막(30), 절연막(30) 상의 필드 플레이트 패턴(36), 절연막(30)을 관통하여 필드 플레이트 패턴(36)과 제 1 도전형의 도핑 영역(19a)을 전기적으로 연결하는 콘택 패턴(34)을 포함한다.
도 10을 참조하면, 필드 플레이트 패턴(36)의 길이가 (a) 23㎛인 경우, (b) 32㎛인 경우, (c) 35㎛인 경우, (d) 38㎛인 경우를 각각 나타낸다.
도 11을 참조하면, 도 10에 개시된 필드 플레이트에 의하여 BV가 증가하는 효과를 얻을지라도 필드플레이트가 끝나는 지점 하단부에서 수직방향으로의 등전위면 변화가 크기 때문에 수직방향으로의 전위차가 큰 상황이 나타나는 것을 확인할 수있다. 이 경우, 역전압 상태에서 위쪽 방향으로의 캐리어 이동이 가속화되어 옥사이드와 충돌하여 계면전하 밀도를 증가시킬 수 있다.
필드 플레이트에 의하면, 필드 옥사이드 위에서 전도체를 통해 p-type 영역과 연결한 후 정션 영역 이후까지 확장하여 형성시키는 것으로, 역전압 시 공핍층을 확장시키는 효과로 전압 변화율을 낮출 수 있다.
하지만, 필드 플레이트가 끝나는 지점에서 수직방향 전기장이 크게 형성되는데, 이는 공핍층이 확장되는 결과로 p-type 영역 내 낮은 전위를 형성하고 있는 필드 플레이트와 높은 전위를 형성하고 있는 실리콘 영역 간 전위 차이로 형성된 것이다.
고온-역전압 상황의 신뢰성 시험 진행 시 필드 플레이트 하부에서의 수직 전기장 크기가 강할 경우(일반적으로 300,000V/cm 이상) 역전압 상황에서의 홀이 필드 옥사이드 표면과 충돌하여 수소 처리된 댕글링 본드의 결합을 파괴시켜 내압 저하를 가져올 수 있다.
결국 지속적인 고온-고압의 상황에서의 계면 전하의 증가로 내압 저하가 동반되어 신뢰성 성능에 취약함을 가질 수 밖에 없으므로, 필드 플레이트 하부의 수직 방향의 전압 차이를 극복해야 하는 과제는 여전히 존재하고 있다.
본 발명의 심층(Buried Layer) 구조의 링 터미네이션 구조 자체는 필드 플레이트로 인한 수직 전기장을 작게 형성할 수 있는 구조이다. 즉, 본 발명의 링 터미네이션은 심층(Buried Layer) 구조를 사용함으로써 필드 플레이트 하부에 형성되는 등전위면의 변화를 최소화할 수 있는 구조이다.
도 12는 본 발명의 비교예(a)에 따른 일반적인 전력 반도체의 링 터미네이션 구성과 본 발명의 실시예(b)에 따른 전력 반도체의 심층 구조의 링 터미네이션 구성을 도핑 농도 프로파일과 함께 나타낸 도면이다.
도 12의 (a)를 참조하면, 실리콘 기판(10), 기판(10)의 에지 영역 상부면에서 하방으로 제 1 도전형의 불순물을 주입하여 형성된 제 1 도전형의 도핑 영역(19a), 기판(10) 상부면 상에 형성된 절연막(30), 절연막(30) 상의 필드 플레이트 패턴(36), 절연막(30)을 관통하여 필드 플레이트 패턴(36)과 제 1 도전형의 도핑 영역(19a)을 전기적으로 연결하는 콘택 패턴(34)을 포함하는 전력 반도체가 개시된다.
도 12의 (b)를 참조하면, 실리콘 기판(10), 기판(10) 내에 기판(10)의 상부면에서 하방으로 신장하는 제 1 부분(19a) 및 기판(10)의 내부에 매립되되 제 1 부분(19a)과 연결되며 기판(10)의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 제 2 부분(19b)으로 이루어진 제 1 도전형의 도핑 영역(19), 기판(10) 상부면 상에 형성된 절연막(30), 절연막(30) 상의 필드 플레이트 패턴(36), 절연막(30)을 관통하여 필드 플레이트 패턴(36)과 제 1 도전형의 도핑 영역(19)을 전기적으로 연결하는 콘택 패턴(34)을 포함하는 전력 반도체가 개시된다. 제 1 도전형의 도핑 영역(19) 중에서 기판(10)의 내부에 매립되어 제공되는 제 2 부분(19b)은 심층(Buried Layer) 영역으로 이해될 수 있다.
도 13은 도 12에 개시된 전력 반도체의 정션 단면 깊이(B, C)에 따른 전기장을 비교한 그래프이다.
도 13에서 'B-General'은 도 12의 (a)에 개시된 전력 반도체에서 정션 단면 깊이(B)에 따른 전기장을 나타낸 것이고, 'B-Buried Layer'는 도 12의 (b)에 개시된 전력 반도체에서 정션 단면 깊이(B)에 따른 전기장을 나타낸 것이고, 'C-General'은 도 12의 (a)에 개시된 전력 반도체에서 정션 단면 깊이(C)에 따른 전기장을 나타낸 것이고, 'C-Buried Layer'는 도 12의 (b)에 개시된 전력 반도체에서 정션 단면 깊이(C)에 따른 전기장을 나타낸 것이다.
도 14는 본 발명의 비교예(a)에 따른 일반적인 전력 반도체의 링 터미네이션 구성이 적용된 정션 구조와 본 발명의 실시예(b)에 따른 전력 반도체의 심층 구조의 링 터미네이션 구성이 적용된 정션 구조를 비교하여 도시한 도면이다. 도 14를 참조하면, 내압 상승 정도를 확인할 수 있다.
도 15는 도 14에 개시된 전력 반도체에서 산화막계면-실리콘에서의 수직 방향 전기장을 비교하여 나타낸 그래프이다.
도 15에서 'General'은 도 14의 (a)에 개시된 전력 반도체에서 산화막계면-실리콘에서의 수직 방향 전기장을 나타낸 것이고, 'Buried Layer'는 도 14의 (b)에 개시된 전력 반도체에서 산화막계면-실리콘에서의 수직 방향 전기장을 나타낸 것이다.
도 12 내지 도 15를 참조하면, 본 발명의 심층(Buried Layer) 구조의 링 터미네이션 구조 자체는 필드 플레이트로 인한 수직 전기장을 작게 형성할 수 있는 구조임을 이해할 수 있다. 즉, 본 발명의 링 터미네이션은 심층(Buried Layer) 구조를 사용함으로써 필드 플레이트 하부에 형성되는 등전위면의 변화를 최소화할 수 있는 구조이다. 전기장 크기 및 길이에 따른 프로파일은 심층 영역을 사용함으로써 결정되는 n-type 영역과의 전하 공유현상의 정도에 의해 결정되며, 설계자의 의도대로 전기장 프로파일을 결정할 수 있다.
이하에서는, 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 설명한다.
도 16은 본 발명의 비교예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 도해하는 순서도이며, 도 17 내지 도 20은 본 발명의 비교예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 순차적으로 도해하는 단면도들이다.
도 16 및 도 17을 참조하면, 실리콘 기판(10a) 상에 제 1 도전형의 불순물을 주입하여 제 1 도전형의 도핑 영역(19b)을 형성한다(S10). 제 1 도전형의 도핑 영역(19b)은 최종적으로 기판 내에 매립된 형태로 존재하기 때문에 심층(Buried Layer) 구조를 제공한다. 불순물을 주입하기 위한 공정은 이온 주입(Ion Implant) 공정을 포함할 수 있다.
도 16 및 도 18을 참조하면, 실리콘 기판(10a) 상에 제 2 도전형의 실리콘 에피층(10b)을 형성(S20)하여 최종적인 기판(10)을 제공한다. 실리콘 에피층(10b)은 제 1 도전형의 도핑 영역(19b)을 덮기 때문에, 제 1 도전형의 도핑 영역(19b)은 최종적으로 기판 내에 매립된 형태의 심층(Buried Layer) 구조를 제공한다.
도 16 및 도 19를 참조하면, 실리콘 에피층(10b)의 일부 영역에 제 1 도전형의 불순물을 주입하여 제 1 도전형의 도핑 영역(19a)을 형성한다(S30). 도핑 영역(19a)의 단면적은 도핑 영역(19b)의 단면적보다 작도록 설계되며, 도핑 영역(19a) 은 도핑 영역(19b)과 연결되도록, 상기 단계(S30)에서 제 1 도전형의 불순물을 주입한다.
계속하여, 도 20을 참조하면, 기판(10) 상부면 상에 산화막을 포함하는 절연막(30)을 형성하고, 도핑 영역(19a)의 일부가 노출되도록 절연막(30)을 관통하는 콘택홀을 형성한 후, 상기 콘택홀을 충전하는 콘택 패턴(34)과 절연막(30) 상의 필드 플레이트 패턴(36)을 형성한다.
도 16 내지 도 20을 참조하여 설명한 본 발명의 비교예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법에서는, 전하 공유 효과를 극대화하기 위해 심층(Buried Layer)의 형성을 위해서 심층(Buried Layer) 형성 이온 임플란트 공정 이후 농도가 낮은 n-type의 에피층을 추가적으로 증착하는 과정이 필요하다. 전하 공유 현상을 극대화하기 위해서는 정션 깊이가 깊고 조밀할수록 그 효과가 더하기 때문에 수 마이크로미터(um) 이상의 저농도의 n-type 에피층을 증착하는 공정이 많을수록 설계 자유도가 감소하게 되는 문제점이 있다.
도 1은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 도해하는 순서도이며, 도 2 내지 도 4는 본 발명의 일 실시예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법을 순차적으로 도해하는 단면도들이다.
도 1 및 도 2를 참조하면, 제 1 도전형의 제 1 도핑 영역(18)을 형성하도록, 기판(10)의 에지 영역 상부면에서 하방으로 제 1 도전형의 불순물을 주입하는 제 1 단계(S100)를 수행한다. 제 1 도전형의 불순물을 주입하는 공정은 제 1 마스크(50)를 이용하여 수행하는 이온 주입 공정(55)을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 제 1 도핑 영역(18)의 일부 영역을 카운터 도핑(counter doping)하여 상기 제 1 도핑 영역(18)으로부터 제 2 도핑 영역(19)을 형성하도록, 상기 기판(10)의 에지 영역 상부면에서 하방으로 제 2 도전형의 불순물을 주입하는 제 2 단계(S200)를 수행한다. 제 2 도전형의 불순물을 주입하는 공정은 제 2 마스크(60)를 이용하여 수행하는 이온 주입 공정(65)을 포함할 수 있다. 제 2 마스크(60)의 오픈 영역은 제 1 마스크(50)의 오픈 영역의 일부에 해당하도록 설계될 수 있으며, 제 1 도전형의 제 1 도핑 영역(18) 중 제 2 도전형의 불순물이 주입되어 카운터 도핑(counter doping)된 영역은 제 2 도전형의 도핑 영역(17)으로 제공된다.
상기 제 1 단계(S100)와 제 2 단계(S200)를 수행하여 구현된 상기 제 2 도핑 영역(19)은 기판(10) 내에 기판(10)의 상부면에서 하방으로 신장하는 제 1 부분 및 기판(10)의 내부에 매립되되 상기 제 1 부분과 연결되며 기판(10)의 상부면과 나란한 벡터 성분을 가지는 방향으로 신장하는 제 2 부분으로 이루어진다. 상기 제 1 부분은 도 12에 도시된 제 1 부분(19a)에 대응되고, 상기 제 2 부분은 도 12에 도시된 제 2 부분(19b)에 대응된다.
상기 제 2 부분은 상기 기판(10)의 상부면과 나란한 방향으로 신장할 수 있으며, 상기 제 2 부분은 상기 제 1 부분에 연결되어 측방으로 돌출되는 형상을 가질 수 있다.
상기 제 2 단계(S200)는 상기 제 1 단계(S100)를 수행한 후에 상기 기판에 대하여 별도의 에피층을 성장하는 단계 없이 수행하는 것을 특징으로 할 수 있다.
낮은 농도의 에피를 증착하는 방법을 사용하지 않고 p-type buried layer 정션을 형성하기 위한 포토 마스크와 전하공유 정도를 결정하기 위한 이온 임플란트 does 및 energy 조건, 확산 및 activation 정도를 결정하는 것이 필요하다.
저농도의 n-type 에피를 증착하는 공정의 경우 증착속도가 매우 느리고 단가가 비싼 편이다. 본 실시예의 경우 저농도 에피를 증착할 필요가 없기 때문에 단가 및 throughput 측면에서 유리하다.
계속하여, 도 4를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자의 제조 방법은, 제 2 단계(S200) 이후에, 기판(10) 상에 절연막(30)을 형성하는 단계; 상기 절연막(30)을 관통하여 상기 제 2 도핑 영역(19)과 연결되는 콘택홀을 형성하는 단계; 상기 콘택홀을 통하여 상기 제 2 도핑 영역(19)의 일부에 제 1 도전형의 불순물을 추가 주입하는 단계; 및 상기 절연막(30) 상에 상기 콘택홀을 충전하여 콘택 패턴(34)을 형성하고 필드 플레이트 패턴(36)을 형성하는 단계;를 더 포함할 수 있다.
전하공유 효과를 극대화할 수 있는 buried layer를 선택적으로 n-type 이온임플란트 하기 위한 포토마스크가 필요하다. 포토마스크 디자인, 이온임플란트의 조건, 고온공정 조건 등 설계자의 설계자유도 향상을 결정할 수 있는 요인들이 많다는 것이 특징이다.
도 6은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 제조 방법에서 사용하는 포토마스크의 단면을 개요적으로 도해하는 도면이다. 도 6에서 표시 부분은 포토마스크에 의하여 정의되는 영역에 대응한다. 도 6에서는 제 2 단계(S200)에서 제 2 도전형 도핑 영역을 형성하기 위한 카운터 도핑용 포토마스크를 두 개 사용하는 것이 특징이다.
도 5 및 도 7은 본 발명의 일 실시예예에 따른 심층(Buried Layer) 구조의 링 터미네이션을 구비하는 전력 반도체 소자의 단면 구조의 다양한 예를 도해하는 도면들이며, 구체적으로, 도 5는 제 2 단계(S200)에서 제 2 도전형 도핑 영역을 형성하기 위한 카운터 도핑용 포토마스크를 하나 사용한 경우에 해당하며, 도 7은 제 2 단계(S200)에서 제 2 도전형 도핑 영역을 형성하기 위한 카운터 도핑용 포토마스크를 두 개 사용한 경우에 해당한다.
도 1 내지 도 5를 참조하면, 상기 콘택홀을 형성하기 위한 에칭 공정 시 약 0.5 내지 1 마이크로미터의 리세스 에칭(recess etching)을 진행한 후 오믹(ohmic) 특성 향상을 위해 약 e+14 dose 범위로 제 1 도전형의 이온주입 공정이 진행될 수 있다.
자기 정렬(self-align)으로 콘택홀이 정의되지 않는 영역에서는 실리콘 기판(10) 위에 형성된 절연막(30, field oxide)으로 인해 이온 주입이 되지 않는다. 다만, 콘택홀 영역 인근(17a)에서는 카운터 도핑으로 부분적으로 제 2 도전형(예를 들어, N-) 영역의 정의가 어려울 수 있다.
이를 해결하기 위하여, 도 6 및 도 7을 참조하면, 상기 전력 반도체 소자의 제조 방법에서, 상기 제 2 단계(S200)는 상기 카운터 도핑하기 위한 상기 제 1 도핑 영역(18)의 일부 영역 중 상기 콘택홀에 상대적으로 가까운 영역(17a)에 상기 기판(10)의 에지 영역 상부면에서 하방으로 제 2 도전형의 불순물을 주입하는 제 2-1 단계; 및 상기 카운터 도핑하기 위한 상기 제 1 도핑 영역(18)의 일부 영역 중 상기 콘택홀에 상대적으로 먼 영역(17b)에 상기 기판(10)의 에지 영역 상부면에서 하방으로 제 2 도전형의 불순물을 주입하는 제 2-2 단계;를 포함한다.
상기 제 2-1 단계에서 주입하는 상기 제 2 도전형의 불순물 농도는 상기 제 2-2 단계에서 주입하는 상기 제 2 도전형의 불순물 농도보다 더 높을 수 있다. 상기 제 2-1 단계는 도 6에서 도시된 제 1 마스크를 이용하여 수행하며, 상기 제 2-2 단계는 도 6에서 도시된 제 2 마스크를 이용하여 수행한다. 한편, N- 영역의 확산 능력을 향상시키기 위해 제 2 도전형(N-type) 도펀트를 확산성이 좋은 낮은 원자량의 도펀트(예를 들어, phosphorous)로 사용할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 기판
18 : 제 1 도핑 영역
19 : 제 2 도핑 영역
28 : 게이트 전극
30 : 절연막
34 : 콘택 패턴
36 : 필드 플레이트 패턴
18 : 제 1 도핑 영역
19 : 제 2 도핑 영역
28 : 게이트 전극
30 : 절연막
34 : 콘택 패턴
36 : 필드 플레이트 패턴
Claims (8)
- 전력 반도체 소자의 링 터미네이션을 형성하는 방법으로서,
p형의 제 1 도핑 영역을 형성하도록, n형 기판의 에지 영역 상부면에서 하방으로 p형 불순물을 주입하는 제 1 단계; 및
상기 제 1 도핑 영역의 일부 영역을 카운터 도핑하여 n형 불순물이 도핑되는 영역을 형성하도록, 상기 기판의 에지 영역 상부면에서 하방으로 상기 n형 불순물을 주입하는 제 2 단계;를 포함하며,
일부 영역이 카운터 도핑된 제 1 도핑 영역은 상기 기판 내에 상기 기판의 상부면에서 하방으로 연장되는 제 1 부분 및 상기 제 1 부분과 연결되며 상기 기판의 상부면과 평행한 방향으로 연장되고, 상기 n형 불순물이 도핑되는 영역과 접하는 제 2 부분으로 이루어진,
전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 단계는 상기 제 1 단계를 수행한 후에 상기 기판에 대하여 별도의 에피층을 성장하는 단계 없이 수행하는 것을 특징으로 하는,
전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 부분은 상기 기판의 상부면과 이격되는,
전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 부분은 상기 제 1 부분에 연결되어 측방으로 돌출되는,
전력 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 단계 후에,
상기 기판 상에 절연막을 형성하는 단계;
상기 절연막을 관통하여 상기 일부 영역이 카운터 도핑된 제 1 도핑 영역과 연결되는 콘택홀을 형성하는 단계;
상기 콘택홀을 통하여 상기 일부 영역이 카운터 도핑된 제1 도핑 영역의 일부에 상기 p형 불순물을 추가 주입하는 단계; 및
상기 절연막 상에 상기 콘택홀을 충전하고 필드 플레이트 패턴을 형성하는 단계;를 더 포함하는,
전력 반도체 소자의 제조 방법. - 제 5 항에 있어서,
상기 제 2 단계는
상기 카운터 도핑하기 위한 상기 제 1 도핑 영역의 일부 영역 중 상기 콘택홀에 상대적으로 가까운 영역에 상기 기판의 에지 영역 상부면에서 하방으로 상기 n형 불순물을 주입하는 제 2-1 단계; 및
상기 카운터 도핑하기 위한 상기 제 1 도핑 영역의 일부 영역 중 상기 콘택홀에 상대적으로 먼 영역에 상기 기판의 에지 영역 상부면에서 하방으로 상기 n형 불순물을 주입하는 제 2-2 단계;를 포함하되,
상기 제 2-1 단계에서 주입하는 상기 n형 불순물 농도는 상기 제 2-2 단계에서 주입하는 상기 n형 불순물 농도보다 더 높은 것을 특징으로 하는,
전력 반도체 소자의 제조 방법. - 삭제
- 삭제
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