CN108110041B - 半导体功率器件及其制作方法 - Google Patents
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Abstract
一种半导体功率器件包括N型衬底、位于N型衬底上的第一层N型外延、位于第一层N型外延表面的第一、第二及第三沟槽、分别位于第一、第二及第三沟槽中的第一、第二及第三P型外延、形成于第一层N型外延、第一、第二及第三P型外延上的第二层N型外延，形成于第二层N型外延表面的第一、第二、第P型注入区、贯穿第一P型注入区及第二层N型外延的第四沟槽、贯穿第二P型注入区及第二层N型外延的第五沟槽、贯穿第三P型注入区及第二层N型外延的第六沟槽、形成于第四、第五、第六沟槽壁的氧化硅、形成于氧化硅表面的第四、第五、第六沟槽中且分别连接第一、第二、第三P型外延的多晶硅、及位于第二层N型外延表面的P型主结。
Description
【技术领域】
本发明涉及半导体器件制造技术领域，特别地，涉及一种半导体功率器件及其制作方法。
【背景技术】
半导体功率器件的最重要性能就是阻断高压，器件经过设计可以在PN结，金属-半导体接触，MOS界面的耗尽层上承受高压，随着外加电压的增大，耗尽层电场强度也会增大，最终超过材料极限出现雪崩击穿。在器件边缘耗尽区电场曲率增大，会导致电场强度比管芯内部大，在电压升高的过程中管芯边缘会早于管芯内部出现雪崩击穿，为了最大化器件的性能，需要在器件边缘设计分压结构，减少有源区(元胞区)边缘PN结的曲率，使耗尽层横向延伸，增强水平方向的耐压能力，使器件的边缘和内部同时发生击穿。截止环在分压结构和划片槽区域之间，分布在芯片的最外围，在高可靠性要求和模块封装的器件上是不可缺少的。
采用结终端扩展技术的终端结构是目前功率器件中最为普遍采用的分压结构之一。它的工艺非常简单，可以与有源区一起扩散形成,无须增加工艺步骤。结终端扩展技术是在主结的周围制作一圈轻掺杂的P型区域作为终端结构。当有源区的主结反偏时，终端结构会同时被耗尽。此时就相当于在漂移区的耗尽区内部引入了负电荷，这些负电荷将耗尽区扩展，并且本身也能吸收一部分电场，从而减小主结边缘处的电场尖峰。进而提高器件的抗击穿能力。
然而，目前常用的结终端扩展结构存在的缺点是表面氧化层的界面电荷会对器件表面电势产生很大影响，影响分压效果，使击穿电压降低。反向时PN结反偏形成耗尽区面积较大，随之而来寄生电容会增加器件的开关损耗。
【发明内容】
针对现有方法的不足，本发明提出了一种半导体功率器件及其制作方法。
一种半导体功率器件，其分为有源区及位于所述有源区外围的终端结构区，所述半导体功率器件还包括N型衬底、位于所述N型衬底上的第一层N型外延、位于所述终端结构区的所述第一层N型外延表面的第一沟槽、第二沟槽及第三沟槽、位于所述第一沟槽中且延伸至所述第一层N型外延表面的第一P型外延、位于所述第二沟槽中且延伸至所述第一层N型外延表面的第二P型外延、位于所述第三沟槽中且延伸至所述第一层N型外延表面的第三P型外延、形成于所述第一层N型外延、所述第一、第二及第三P型外延上的第二层N型外延，形成于所述第二层N型外延表面且位于所述终端结构区分别对应所述第一、第二P及第三P型外延的第一、第二、第三P型注入区、贯穿所述第一P型注入区及所述第二层N型外延且对应所述第一P型外延的第四沟槽、贯穿所述第二P型注入区及所述第二层N型外延且对应所述第二P型外延的第五沟槽、贯穿所述第三P型注入区及所述第二层N型外延且对应所述第三P型外延的第六沟槽、形成于所述第四、第五、第六沟槽壁的氧化硅、形成于所述氧化硅表面的所述第四、第五、第六沟槽中且分别连接所述第一、第二、第三P型外延的多晶硅、及位于所述有源区的所述第二层N型外延表面的P型主结。
在一种实施方式中，所述半导体功率器件还包括氧化硅层，所述氧化硅层形成于所述第二层N型外延上、所述第一、第二及第三P型注入区上、及所述P型主结上，所述氧化硅层包括分别对应所述第四、第五及第六沟槽的第一通孔、第二通孔及第三通孔。
在一种实施方式中，所述半导体功率器件还包括多晶硅层，所述多晶硅层形成于所述氧化硅上且通过所述第一通孔、第二通孔及第三通孔与所述第四、第五及第六沟槽中的多晶硅连接。
在一种实施方式中，所述第一沟槽、第二沟槽及所述第三沟槽的数量依次增多。
在一种实施方式中，所述第一、第二及第三P型注入区与所述P型主结的距离依次减小，相邻两个P型注入区之间的距离沿着远离所述P型主结的方向逐渐增大。
一种半导体功率器件的制作方法，其包括如下步骤：
提供N型衬底，在所述N型衬底表面形成第一层N型外延，在所述第一层N型外延表面形成第一沟槽、第二沟槽及第三沟槽；
在所述第一层N型外延表面及所述第一、第二及第三沟槽中形成P型外延层；
去除所述第一层N型外延表面的部分P型外延层，使得所述第一、第二、及第三沟槽中、所述第一、第二及第三沟槽上、邻近所述第一、第二、第三沟槽的第一层N型外延表面的部分P型外延层保留，其中所述第一沟槽中、所述第一沟槽上及邻近所述第一沟槽的第一层N型外延表面的部分P型外延层为第一P型外延，所述第二沟槽中、所述第二沟槽上及邻近所述第二沟槽的第一层N型外延表面的部分P型外延层为第二P型外延，所述第三沟槽中、所述第三沟槽上及邻近所述第三沟槽的第一层N型外延表面的部分P型外延层为第三P型外延；
在所述第一层N型外延、所述第一、第二及第三P型外延上形成第二层N型外延；
在所述第二层N型外延上形成氧化硅层，刻蚀所述氧化硅层形成贯穿所述氧化硅层的第一通孔、第二通孔、第三通孔及第四通孔，所述第一、第二及第三通孔的位置分别与所述第一、第二及第三P型外延正对，利用所述第一、第二、第三及第四通孔对所述第二层N型外延进行P型离子注入；
进行热退火对P型离子进行激活与推进从而形成对应所述第一通孔的第一P型注入区、对应所述第二通孔的第二P型注入区、对应所述第三通孔的第三P型注入区及对应所述第四通孔的P型主结；
在所述第一、第二及第三通孔侧壁形成氧化硅使得所述第一、第二及第三通孔缩小，且在所述第四通孔中填充满氧化硅；
利用所述缩小后的第一、第二及第三通孔对所述第一、第二、第三P型注入区及所述第二层N型外延进行刻蚀，以形成贯穿所述第一P型注入区及下方的第二层N型外延的第四沟槽、贯穿所述第二P型注入区及下方的第二层N型外延的第五沟槽、贯穿所述第三P型注入区及下方的第二层N型外延的第六沟槽；
在所述第四、第五及第六沟槽的侧壁形成氧化硅；及
在所述第四、第五、第六沟槽中形成分别连接所述第一、第二、第三P型外延的多晶硅。
在一种实施方式中，在所述第四、第五及第六沟槽的侧壁形成氧化硅中步骤包括：
进行热氧化，在所述第四、第五及第六沟槽侧壁及底部的第一、第二及第三P型外延表面形成氧化硅；及
去除所述第四、第五及四六沟槽底部的所述第一、第二及第三P型外延表面的氧化硅。
在一种实施方式中，在所述第四、第五及第六沟槽的侧壁形成氧化硅中的步骤还包括：
在所述第二层N型外延、所述第一、第二、及第三P型注入区表面的氧化硅上形成多晶硅层，所述多晶硅层与所述第四、第五及第六沟槽中的多晶硅在同一制程步骤中形成。
在一种实施方式中，所述第一沟槽、第二沟槽及所述第三沟槽的数量依次增多。
在一种实施方式中，所述第一、第二及第三P型注入区与所述P型主结的距离依次减小，相邻两个P型注入区之间的距离沿远离所述P型主结的方向逐渐增大。
本发明提出的半导体功率器件及其制作方法中，减小了终端结构的分压区域面积，降低器件制造成本。同时多晶硅和埋层的P型外延连接，形成新的寄生电容，两个寄生电容并联，降低了寄生电容的大小。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明半导体功率器件的平面结构示意图。
图2是图1所示半导体功率器件的部分剖面结构示意图。
图3是图2所示半导体功率器件的制作方法的流程图。
图4-图12是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
半导体功率器件100；步骤S1-S10
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1是本发明半导体功率器件100的平面结构示意图，所述半导体功率器件100分为有源区、位于所述有源区外围的终端结构区。所述终端结构区包括邻近所述有源区的分压区域、位于所述分压区域外围的截止环、及位于所述截止环外围的划片道。
请参阅图2，图2是图1所示半导体功率器件100的部分剖面结构示意图。所述半导体功率器件100包括N型衬底、位于所述N型衬底上的第一层N型外延、位于所述终端结构区的所述第一层N型外延表面的第一沟槽、第二沟槽及第三沟槽、位于所述第一沟槽中且延伸至所述第一层N型外延表面的第一P型外延、位于所述第二沟槽中且延伸至所述第一层N型外延表面的第二P型外延、位于所述第三沟槽中且延伸至所述第一层N型外延表面的第三P型外延、形成于所述第一层N型外延、所述第一、第二及第三P型外延上的第二层N型外延，形成于所述第二层N型外延表面且位于所述终端结构区分别对应所述第一、第二P及第三P型外延的第一、第二、第三P型注入区、贯穿所述第一P型注入区及所述第二层N型外延且对应所述第一P型外延的第四沟槽、贯穿所述第二P型注入区及所述第二层N型外延且对应所述第二P型外延的第五沟槽、贯穿所述第三P型注入区及所述第二层N型外延且对应所述第三P型外延的第六沟槽、形成于所述第四、第五、第六沟槽壁的氧化硅、形成于所述氧化硅表面的所述第四、第五、第六沟槽中且分别连接所述第一、第二、第三P型外延的多晶硅、位于所述有源区的所述第二层N型外延表面的P型主结、氧化硅层、及多晶硅层。
其中，所述氧化硅层形成于所述第二层N型外延上、所述第一、第二及第三P型注入区上、及所述P型主结上，所述氧化硅层包括分别对应所述第四、第五及第六沟槽的第一通孔、第二通孔及第三通孔。所述多晶硅层形成于所述氧化硅上且通过所述第一通孔、第二通孔及第三通孔与所述第四、第五及第六沟槽中的多晶硅连接。
所述第一沟槽、第二沟槽及所述第三沟槽依次排列且数量依次增多，本实施方式中，所述第一、第二及第三沟槽与所述P型主结的距离依次减小，所述第一沟槽的数量可以为一个，所述第二沟槽的数量可以为两个，所述第三沟槽的数量可以为三个。所述第一、第二及第三P型注入区与所述P型主结的距离依次减小，相邻两个P型注入区之间的距离沿着远离所述P型主结的方向逐渐增大。
请参阅图3-图12，图3是图2所示半导体功率器件100的终端结构的制作方法的流程图，图4-图12是图3所示制作方法的各步骤的结构示意图。
所述半导体功率器件100的制作方法包括如下步骤S1-S10。
步骤S1，请参阅图4，提供N型衬底，在所述N型衬底表面形成第一层N型外延，在所述第一层N型外延表面形成第一沟槽、第二沟槽及第三沟槽。其中，所述第一、第二及第三沟槽可以通过干法刻蚀所述第一层N型外延形成。本实施方式中，所述第一、第二及第三沟槽依序排列且数量依上述顺序(第一、第二及第三沟槽的顺序)增大，具体地，所述第一沟槽的数量可以为一个，所述第二沟槽的数量可以为两个，所述第三沟槽的数量可以为三个。相邻两个沟槽之间的距离沿所述第一沟槽至所述第三沟槽的方向逐渐减小，换句话说，相邻两个沟槽之间距离沿所述第三沟槽到所述第一沟槽的方向逐渐增大。
步骤S2，请参阅图5，在所述第一层N型外延表面及所述第一、第二及第三沟槽中形成P型外延层。
步骤S3，请参阅图6，去除所述第一层N型外延表面的部分P型外延层，使得所述第一、第二、及第三沟槽中、所述第一、第二及第三沟槽上、邻近所述第一、第二、第三沟槽的第一层N型外延表面的部分P型外延层保留，其中所述第一沟槽中、所述第一沟槽上及邻近所述第一沟槽的第一层N型外延表面的部分P型外延层为第一P型外延，所述第二沟槽中、所述第二沟槽上及邻近所述第二沟槽的第一层N型外延表面的部分P型外延层为第二P型外延，所述第三沟槽中、所述第三沟槽上及邻近所述第三沟槽的第一层N型外延表面的部分P型外延层为第三P型外延。
步骤S4，请参阅图7，在所述第一层N型外延、所述第一、第二及第三P型外延上形成第二层N型外延。
步骤S5，请参阅图8，在所述第二层N型外延上形成氧化硅层，刻蚀所述氧化硅层形成贯穿所述氧化硅层的第一通孔、第二通孔、第三通孔及第四通孔，所述第一、第二及第三通孔的位置分别与所述第一、第二及第三P型外延正对，利用所述第一、第二、第三及第四通孔对所述第二层N型外延进行P型离子注入。所述第四通孔位于所述第三通孔远离所述第二通孔的一侧。
步骤S6，请参阅图9，进行热退火对P型离子进行激活与推进从而形成对应所述第一通孔的第一P型注入区、对应所述第二通孔的第二P型注入区、对应所述第三通孔的第三P型注入区及对应所述第四通孔的P型主结。
步骤S7，请参阅图10，在所述第一、第二及第三通孔侧壁形成氧化硅使得所述第一、第二及第三通孔缩小，且在所述第四通孔中填充满氧化硅。
步骤S8，请参阅图11，利用所述缩小后的第一、第二及第三通孔对所述第一、第二、第三P型注入区及所述第二层N型外延进行刻蚀，以形成贯穿所述第一P型注入区及下方的第二层N型外延的第四沟槽、贯穿所述第二P型注入区及下方的第二层N型外延的第五沟槽、贯穿所述第三P型注入区及下方的第二层N型外延的第六沟槽。
步骤S9，请参阅图12，在所述第四、第五及第六沟槽的侧壁形成氧化硅。
步骤S10，请参阅图1，在所述第四、第五、第六沟槽中形成分别连接所述第一、第二、第三P型外延的多晶硅。
进一步地，在一种实施方式中，所述步骤S9可以包括以下步骤：
进行热氧化，在所述第四、第五及第六沟槽侧壁及底部的第一、第二及第三P型外延表面形成氧化硅；及
去除所述第四、第五及四六沟槽底部的所述第一、第二及第三P型外延表面的氧化硅。
更进一步地，在一种实施方式中，所述步骤S10还可以包括如下步骤：在所述第二层N型外延、所述第一、第二、及第三P型注入区表面的氧化硅上形成多晶硅层，所述多晶硅层与所述第四、第五及第六沟槽中的多晶硅在同一制程步骤中形成。
本发明提出的半导体功率器件及其制作方法中，减小了终端结构的分压区域面积，降低器件制造成本。同时多晶硅和埋层的P型外延连接，形成新的寄生电容，两个寄生电容并联，降低了寄生电容的大小。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (7)
1.一种半导体功率器件的制作方法，其半导体功率器件包括有源区及位于所述有源区外围的终端结构区，其特征在于：所述半导体功率器件包括N型衬底、位于所述N型衬底上的第一层N型外延、位于所述终端结构区的所述第一层N型外延表面的第一沟槽、第二沟槽及第三沟槽、位于所述第一沟槽中且延伸至所述第一层N型外延表面的第一P型外延、位于所述第二沟槽中且延伸至所述第一层N型外延表面的第二P型外延、位于所述第三沟槽中且延伸至所述第一层N型外延表面的第三P型外延、形成于所述第一层N型外延、所述第一、第二及第三P型外延上的第二层N型外延，形成于所述第二层N型外延表面且位于所述终端结构区分别对应所述第一、第二P及第三P型外延的第一、第二、第三P型注入区、贯穿所述第一P型注入区及所述第二层N型外延且对应所述第一P型外延的第四沟槽、贯穿所述第二P型注入区及所述第二层N型外延且对应所述第二P型外延的第五沟槽、贯穿所述第三P型注入区及所述第二层N型外延且对应所述第三P型外延的第六沟槽、形成于所述第四、第五、第六沟槽壁的氧化硅、形成于所述氧化硅表面的所述第四、第五、第六沟槽中且分别连接所述第一、第二、第三P型外延的多晶硅、及位于所述有源区的所述第二层N型外延表面的P型主结；
其制作方法包括如下步骤：
提供N型衬底，在所述N型衬底表面形成第一层N型外延，在所述第一层N型外延表面形成第一沟槽、第二沟槽及第三沟槽；
在所述第一层N型外延表面及所述第一、第二及第三沟槽中形成P型外延层；
去除所述第一层N型外延表面的部分P型外延层，使得所述第一、第二、及第三沟槽中、所述第一、第二及第三沟槽上、邻近所述第一、第二、第三沟槽的第一层N型外延表面的部分P型外延层保留，其中所述第一沟槽中、所述第一沟槽上及邻近所述第一沟槽的第一层N型外延表面的部分P型外延层为第一P型外延，所述第二沟槽中、所述第二沟槽上及邻近所述第二沟槽的第一层N型外延表面的部分P型外延层为第二P型外延，所述第三沟槽中、所述第三沟槽上及邻近所述第三沟槽的第一层N型外延表面的部分P型外延层为第三P型外延；
在所述第一层N型外延、所述第一、第二及第三P型外延上形成第二层N型外延；
在所述第二层N型外延上形成氧化硅层，刻蚀所述氧化硅层形成贯穿所述氧化硅层的第一通孔、第二通孔、第三通孔及第四通孔，所述第一、第二及第三通孔的位置分别与所述第一、第二及第三P型外延正对，利用所述第一、第二、第三及第四通孔对所述第二层N型外延进行P型离子注入；
进行热退火对P型离子进行激活与推进从而形成对应所述第一通孔的第一P型注入区、对应所述第二通孔的第二P型注入区、对应所述第三通孔的第三P型注入区及对应所述第四通孔的P型主结；
在所述第一、第二及第三通孔侧壁形成氧化硅使得所述第一、第二及第三通孔缩小，且在所述第四通孔中填充满氧化硅；
利用所述缩小后的第一、第二及第三通孔对所述第一、第二、第三P型注入区及所述第二层N型外延进行刻蚀，以形成贯穿所述第一P型注入区及下方的第二层N型外延的第四沟槽、贯穿所述第二P型注入区及下方的第二层N型外延的第五沟槽、贯穿所述第三P型注入区及下方的第二层N型外延的第六沟槽；
在所述第四、第五及第六沟槽的侧壁形成氧化硅；及
在所述第四、第五、第六沟槽中形成分别连接所述第一、第二、第三P型外延的多晶硅。
2.如权利要求1所述的半导体功率器件的制作方法，其特征在于：所述半导体功率器件还包括氧化硅层，所述氧化硅层形成于所述第二层N型外延上、所述第一、第二及第三P型注入区上、及所述P型主结上，所述氧化硅层包括分别对应所述第四、第五及第六沟槽的第一通孔、第二通孔及第三通孔。
3.如权利要求2所述的半导体功率器件的制作方法，其特征在于：所述半导体功率器件还包括多晶硅层，所述多晶硅层形成于所述氧化硅上且通过所述第一通孔、第二通孔及第三通孔与所述第四、第五及第六沟槽
中的多晶硅连接。
4.如权利要求1所述的半导体功率器件的制作方法，其特征在于：所述第一沟槽、第二沟槽及所述第三沟槽的数量依次增多。
5.如权利要求1所述的半导体功率器件的制作方法，其特征在于：所述第一、第二及第三P型注入区与所述P型主结的距离依次减小，相邻两个P型注入区之间的距离沿着远离所述P型主结的方向逐渐增大。
6.如权利要求1所述的半导体功率器件的制作方法，其特征在于：在所述第四、第五及第六沟槽的侧壁形成氧化硅中步骤包括：
进行热氧化，在所述第四、第五及第六沟槽侧壁及底部的第一、第二及第三P型外延表面形成氧化硅；及
去除所述第四、第五及四六沟槽底部的所述第一、第二及第三P型外延表面的氧化硅。
7.如权利要求6所述的半导体功率器件的制作方法，其特征在于：在所述第四、第五及第六沟槽的侧壁形成氧化硅中的步骤还包括：
在所述第二层N型外延、所述第一、第二、及第三P型注入区表面的氧化硅上形成多晶硅层，所述多晶硅层与所述第四、第五及第六沟槽中的多晶硅在同一制程步骤中形成。
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