CN116454025B - Mosfet芯片的制造方法 - Google Patents

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Abstract

本发明公开了MOSFET芯片的制造方法，包括在半导体基片之中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，在所述沟槽之中形成栅氧化层和多晶硅栅；所述第一沟槽位于MOSFET芯片的元胞区，所述第二沟槽位于MOSFET芯片的预设静电保护电路区域；采用离子注入、退火工艺，形成体区，所述体区包括第一体区和第二体区；所述第一体区位于MOSFET芯片的元胞区；所述第二体区位于MOSFET芯片的预设静电保护电路区域，被第二沟槽分割成两个独立的第二体区；采用光刻、离子注入、退火工艺，形成源区；本发明具备提高芯片集成度等优点。

Description

MOSFET芯片的制造方法
技术领域
本发明涉及半导体芯片技术领域，具体为MOSFET芯片的制造方法。
背景技术
静电放电（ESD）现象在半导体芯片的封装、使用等各个环节中都存在，容易造成芯片损坏，因此，在半导体芯片内部或者外围都要求设计静电保护电路。
MOSFET芯片是半导体芯片的一种，本文以沟槽型MOSFET芯片为例，研究在MOSFET芯片内部集成ESD保护电路的工艺方法。沟槽型MOSFET芯片的栅氧化层很薄（仅10～100纳米），非常容易被静电击穿，针对这类器件的静电保护电路，通常是在芯片内部集成由正、反向PN结背靠背串联组成的二极管，然后将所述二极管的两端分别连接于MOSFET的栅极和源极，当外来静电时，所述二极管快速泄放静电脉冲的能量从而避免栅氧化层被击穿。
现有方法中，在MOSFET芯片内部集成ESD保护的工艺方法包括：
1、在形成MOSFET芯片的体区之后（形成源区之前），在预设静电保护电路区域制作比较厚的绝缘层（通常采用氧化硅，厚度200纳米左右），然后在所述绝缘层上制作多晶硅二极管作为静电保护电路，这种方法的缺点是静电保护电路区域与元胞区存在较大的台阶高度差，这种台阶高度差增加了后段工艺难度，降低了芯片的集成度，而且，这种方法需在源区掺杂工艺进行之前腐蚀掉元胞区的上述氧化硅（只保留10～30纳米氧化硅），由于绝缘层的厚度比较大、腐蚀速率比较快，因此腐蚀之后保留的氧化硅的厚度一致性比较差，采用离子注入工艺形成的源区的一致性不好，从而导致MOSFET的阈值电压不稳定，另一方面，所述采用腐蚀工艺容易在多晶硅二极管的下方形成由横向腐蚀产生的空洞，造成漏电和可靠性问题。
2、在MOSFET芯片内部集成由源区掺杂和体区掺杂组成的二极管作为静电保护电路，这种方法在工艺上面临诸多问题，一方面源区掺杂、体区掺杂的浓度是由元胞区的电特性要求决定的，不可以按照静电保护电路的电特性要求去调整源区掺杂和体区掺杂的浓度，所以静电保护电路的电特性得不到最优化，另一方面，本行业人员都应该理解，MOSFET元胞区的源区和体区是同电位的、即实践工艺中都采用接触孔将二者短接，因此，为了避免静电保护电路区域的源区掺杂与体区掺杂发生短路，需要将该区域的接触孔工艺与元胞区的接触孔工艺分开进行，即需要至少增加一次光刻、刻蚀工艺，这导致工艺复杂度和工艺成本上升，第三方面，形成静电保护电路至少需要两个PN结背靠背串联，因此需要在体区中形成两个有一定间距的源区，源区是由光刻、离子注入、高温退火形成的扩散区（形成的PN结为扩散结），扩散结在硅基表层的分布呈弧形，因此很难在工艺上形成小间距的两个源区、否则无法保证PN结的反向击穿电压的稳定性，所以这种工艺方法为了保证PN结的击穿电压稳定，不得不放大两个源区的间距，这导致PN结的寄生电阻变大，静电保护能力变弱。
本案针对现有技术中MOSFET芯片内部集成ESD保护的工艺方法中存在的问题，提出一种新的制造方法，解决上述问题。
发明内容
本发明的目的在于提供MOSFET芯片的制造方法，以解决现有技术中MOSFET芯片内部集成ESD保护的工艺方法中存在的问题，具备减小了静电保护电路区域与元胞区之间的台阶高度差，降低了后段工艺难度，可提高芯片的集成度等优点。
为实现上述目的，本发明提供如下技术方案：MOSFET芯片的制造方法，包括如下步骤：
在半导体基片之中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，在所述沟槽之中形成栅氧化层和多晶硅栅；
所述第一沟槽位于MOSFET芯片的元胞区，所述第二沟槽位于MOSFET芯片的预设静电保护电路区域；
采用离子注入、退火工艺，形成体区，所述体区包括第一体区和第二体区；
所述第一体区位于MOSFET芯片的元胞区；所述第二体区位于MOSFET芯片的预设静电保护电路区域，被第二沟槽分割成两个独立的第二体区；
采用光刻、离子注入、退火工艺，形成源区；所述源区只位于MOSFET芯片的元胞区，在MOSFET芯片的预设静电保护电路区域不存在源区；
采用化学气相淀积工艺生长厚度D1为400～800纳米的第一氧化硅；
采用光刻、刻蚀工艺去除设定区域的第一氧化硅，在MOSFET芯片的预设静电保护电路区域形成宽度为W1的第一氧化硅窗口；
每个第二体区的表面对应形成两个第一氧化硅窗口，同一个第二体区对应的两个第一氧化硅窗口的间距为S1；
W1的尺寸为0.5～5微米，S1的尺寸为0.3～3微米；
淀积浓掺杂的多晶硅，所述多晶硅将所述第一氧化硅窗口填满；
采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的多晶硅，保留所述第一氧化硅窗口中的多晶硅，采用快速热退火工艺激活所述多晶硅；
四个第一氧化硅窗口中的多晶硅分别为第一多晶硅，第二多晶硅，第三多晶硅和第四多晶硅；
所述第一多晶硅和第二多晶硅对应同一个第二体区，位于同一个第二体区的表面，间距为S1；所述第三多晶硅和第四多晶硅对应同一个第二体区，位于同一个第二体区的表面，间距为S1；
采用化学气相淀积工艺生长厚度为200～500纳米的第二氧化硅；
采用光刻、刻蚀工艺，形成第一接触孔，第二接触孔，第三接触孔，第四接触孔和第五接触孔；
所述光刻为一次光刻，且仅需要一次光刻；所述第一接触孔位于MOSFET芯片的元胞区，穿透所述第二氧化硅、第一氧化硅，源区并到达所述第一体区之中；
所述第二接触孔，第三接触孔，第四接触孔和第五接触孔位于MOSFET芯片的预设静电保护电路区域，穿透所述第二氧化硅，分别到达第一多晶硅，第二多晶硅，第三多晶硅和第四多晶硅之中；
采用淀积、光刻、刻蚀工艺，形成第一金属，第二金属，第三金属和第四金属；
所述第一金属位于MOSFET芯片的元胞区，通过第一接触孔将MOSFET芯片的源区和第一体区短接并引出，第一体区为MOSFET芯片的体区，第一金属为MOSFET芯片的源极金属；
所述第二金属，第三金属和第四金属位于MOSFET芯片的预设静电保护电路区域，通过接触孔将所述多晶硅引出，具体为：
所述第二金属通过第二接触孔将第一多晶硅引出，且与MOSFET芯片的源极金属短接，即第一多晶硅与MOSFET芯片的源极是短接的；
所述第三金属通过第三接触孔和第四接触孔将第二多晶硅和第三多晶硅引出并短接，第二多晶硅与第三多晶硅是同电位的；第二多晶硅和第三多晶硅分别位于相邻的两个独立的第二体区的表面；
所述第四金属通过第五接触孔将第四多晶硅引出，且与MOSFET芯片的栅极金属短接，第四多晶硅与MOSFET芯片的栅极是短接的；
所述第三金属不连接MOSFET芯片的任何一个极。
优选地，所述第一体区和第二体区，是采用完全相同的工艺步骤同步形成的掺杂区。
优选地，所述多晶硅为浓掺杂的多晶硅，掺杂浓度大于10E19 /cm³。
优选地，所述多晶硅的掺杂类型与所述第二体区的掺杂类型相反，当所述第二体区为N型，则所述多晶硅为P型，当所述第二体区为P型，则所述多晶硅为N型；所述多晶硅具体包括第一多晶硅，第二多晶硅，第三多晶硅和第四多晶硅。
与现有技术相比，本发明的有益效果是：
1、本发明采用浓掺杂的多晶硅和淡掺杂的第二体区构成MOSFET静电保护电路的二极管，因此不需要制作厚厚的绝缘层，从而减小了静电保护电路区域与元胞区之间的台阶高度差，降低了后段工艺难度，可提高芯片的集成度。
2、本发明在接触孔制作工艺流程中只需要一次光刻、刻蚀工艺即可实现静电保护电路区域和元胞区的功能引出，并且实现元胞区的源区与体区的短接，而传统方法中采用源区掺杂和体区掺杂组成二极管作为静电保护电路，至少需要两次接触孔光刻、刻蚀工艺，可见本发明的工艺流程更简单、工艺成本更低。
3、本行业人员都应该理解，二极管的静电释放能力是由其PN结面积和寄生电阻决定的，即增大其PN结面积、减小其寄生电阻可以提升其静电释放能力，在传统方法中，采用多晶硅二极管作为静电保护电路，其PN结的电流方向是横向的，需要增加多晶硅的厚度从而增加其PN结面积、提高静电保护能力，这无疑是增加了芯片内部的台阶高度差、提高了工艺难度，另一方面，传统方法中的二极管都是由扩散结构成的（即由N型扩散区和P型扩散区构成PN结），扩散区在硅基之中（或多晶硅中）呈弧形分布，因此很难精确制作小间距的两个扩散结，所以寄生电阻会比较大，静电保护能力有限；而本发明的二极管的电流方向是纵向的，只需要增加上述第一氧化硅窗口的宽度W1，即可增加二极管的PN结面积从而提升其静电保护能力，另一方面，本发明的二极管的寄生电阻主要是第一多晶硅与第二多晶硅之间的第二体区的电阻，和第三多晶硅与第四多晶硅之间的第二体区的电阻，只需要减小第一多晶硅与第二多晶硅之间的距离S1和减小第三多晶硅与第四多晶硅之间的距离S1，即可减小二极管的寄生电阻，从而提升其静电保护能力，很显然，本发明之中的特征尺寸W1和S1都是可以通过版图定义的，不会增加工艺难度、更不会增加台阶高度。
4、本行业人员都应该理解，体区、源区的制作过程中需要长时间的高温退火工艺，在传统方法中，静电保护电路的关键结构都是在制作源区之前或在制作源区时同步形成（即在多晶硅或硅基之中形成与源区掺杂相同的扩散结），而本发明是在形成体区、源区之后制作静电保护电路的关键结构即所述第一多晶硅、第二多晶硅、第三多晶硅和第四多晶硅，因此可以避开上述长时间的高温退火工艺，而只需要快速热退火工艺激活所述多晶硅即可，不用担心多晶硅中的掺杂物向第二体区中快速扩散形成扩散结，所以本发明可以实现更小间距的第一多晶硅与第二多晶硅，和更小间距的第三多晶硅与第四多晶硅，也就实现了更小的寄生电阻即更强的静电保护能力。
5、本发明不是简单的工艺组合，而是发明人从实践出发，经反复论证提出的技术方法，可产生现有方法完全不具备的技术效果。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-图10为本发明MOSFET芯片的制造方法的流程示意图；
图11为本发明MOSFET芯片中的静电保护电路区域的俯视图；
图12为本发明MOSFET芯片对应的等效电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/ 或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
本案以沟槽MOSFET芯片、两组NPN结（或两组PNP结）串联形成的ESD保护电路为例，陈述本发明之制造方法，每组NPN（或PNP）中包含两个PN结且背靠背串联。
本发明提供MOSFET芯片的制造方法，包括如下步骤：
在半导体基片1之中形成沟槽，所述沟槽包括第一沟槽2.1和第二沟槽2.2，在所述沟槽之中形成栅氧化层3和多晶硅栅4；（请参阅图1）
所述第一沟槽2.1位于MOSFET芯片的元胞区，所述第二沟槽2.2位于MOSFET芯片的预设静电保护电路区域；
采用离子注入、退火工艺，形成体区，所述体区包括第一体区5.1和第二体区5.2；（请参阅图2）
所述第一体区5.1位于MOSFET芯片的元胞区；
所述第二体区5.2位于MOSFET芯片的预设静电保护电路区域，被第二沟槽2.2分割成两个独立的第二体区；
采用光刻、离子注入、退火工艺，形成源区6；（请参阅图3）
所述源区6只位于MOSFET芯片的元胞区，即在MOSFET芯片的预设静电保护电路区域不存在源区6。现有方法中，在元胞区形成源区的同时，同步在MOSFET芯片的预设静电保护电路区域进行注入掺杂从而形成背靠背的PN结。
采用化学气相淀积工艺生长厚度D1为400～800纳米的第一氧化硅7；（请参阅图4）
采用光刻、刻蚀工艺去除设定区域的第一氧化硅7，在MOSFET芯片的预设静电保护电路区域形成宽度为W1的第一氧化硅窗口；（请参阅图5）
每个第二体区5.2的表面对应形成两个第一氧化硅窗口，同一个第二体区5.2对应的两个第一氧化硅窗口的间距为S1；
W1的尺寸为0.5～5微米，S1的尺寸为0.3～3微米；
淀积浓掺杂的多晶硅8，所述多晶硅8将所述第一氧化硅窗口填满；（请参阅图6）
采用化学机械研磨工艺，去除高出所述第一氧化硅7上表面的多晶硅8，保留所述第一氧化硅窗口中的多晶硅8，然后采用快速热退火工艺激活所述多晶硅8；
为陈述方便，将所述四个第一氧化硅窗口中的多晶硅分别称之为第一多晶硅8.1，第二多晶硅8.2，第三多晶硅8.3和第四多晶硅8.4；（请参阅图7）
所述第一多晶硅8.1和第二多晶硅8.2对应同一个第二体区，即位于同一个第二体区的表面，间距为S1；
所述第三多晶硅8.3和第四多晶硅8.4对应同一个第二体区，即位于同一个第二体区的表面，间距为S1；
采用化学气相淀积工艺生长厚度为200～500纳米的第二氧化硅9；（请参阅图8）
采用光刻、刻蚀工艺，形成第一接触孔10.1，第二接触孔10.2，第三接触孔10.3，第四接触孔10.4和第五接触孔10.5；（请参阅图9）
所述光刻为一次光刻，且仅需要一次光刻；（而传统方法中的一些工艺方法，在此步需要至少两次光刻分别形成MOSFET芯片的元胞区的接触孔和静电保护电路区域的接触孔）
所述第一接触孔10.1位于MOSFET芯片的元胞区，穿透所述第二氧化硅9、第一氧化硅7，源区6并到达所述第一体区5.1之中；
所述第二接触孔10.2，第三接触孔10.3，第四接触孔10.4和第五接触孔10.5位于MOSFET芯片的预设静电保护电路区域，穿透所述第二氧化硅9，分别到达第一多晶硅8.1，第二多晶硅8.2，第三多晶硅8.3和第四多晶硅8.4之中；
采用淀积、光刻、刻蚀工艺，形成第一金属11.1，第二金属11.2，第三金属11.3和第四金属11.4；（请参阅图10）
所述第一金属11.1位于MOSFET芯片的元胞区，通过第一接触孔10.1将MOSFET芯片的源区6和第一体区5.1短接并引出，第一体区5.1为MOSFET芯片的体区，第一金属11.1为MOSFET芯片的源极金属；
所述第二金属11.2，第三金属11.3和第四金属11.4位于MOSFET芯片的预设静电保护电路区域，通过接触孔将所述多晶硅8引出，具体为；
所述第二金属11.2通过第二接触孔10.2将第一多晶硅8.1引出，且与MOSFET芯片的源极金属11.1短接，即第一多晶硅8.1与MOSFET芯片的源极是短接的（同电位的）；
所述第三金属11.3通过第三接触孔10.3和第四接触孔10.4将第二多晶硅8.2和第三多晶硅8.3引出并短接，即第二多晶硅8.2与第三多晶硅8.3是同电位的；（第二多晶硅8.2和第三多晶硅8.3分别位于相邻的两个独立的第二体区5.2的表面）
所述第四金属11.4通过第五接触孔10.5将第四多晶硅8.4引出，且与MOSFET芯片的栅极金属短接，即第四多晶硅8.4与MOSFET芯片的栅极是短接的（同电位的）；
所述第三金属11.3不连接MOSFET芯片的任何一个极（栅极、源极和漏极）；
后续工艺步骤为常规工艺步骤，不做赘述。
所述第一体区5.1和第二体区5.2，优选做法是采用完全相同的工艺步骤同步形成的掺杂区；
所述多晶硅8为浓掺杂的多晶硅，其掺杂浓度大于10E19 /cm³；
所述多晶硅8的掺杂类型与所述第二体区5.2的掺杂类型相反，即，当所述第二体区5.2为N型，则所述多晶硅8为P型，当所述第二体区5.2为P型，则所述多晶硅8为N型；（所述多晶硅8具体包括第一多晶硅8.1，第二多晶硅8.2，第三多晶硅8.3和第四多晶硅8.4）
由此可见，第二体区5.2及其表面的第一多晶硅8.1，第二多晶硅8.2，第三多晶硅8.3和第四多晶硅8.4分别构成一个PN结，其中多晶硅为浓掺杂，本行业人员都应该理解，MOSFET芯片的体区为淡掺杂区，因此构成的PN结为P+/N-（或N+/P-），+表示浓掺杂，-表示淡掺杂，每一个第二体区表面对应两个浓掺杂的多晶硅，即构成P+N-P+（或N+P-N+）也就是背靠背的PN结，两组P+N-P+（或N+P-N+）通过第三金属11.3串联在一起，此串联电路的两端分别通过第二金属11.2、第四金属11.4与MOSFET芯片的源极和栅极短接；
对应的俯视图为图11，对应的等效电路图为图12；
如等效电路图12所示，在MOSFET芯片的栅极和源极之间，并联了由两组背靠背PN结串联构成的静电保护电路，当外来静电时，所述静电保护电路中的PN结快速泄放静电脉冲的能量从而避免栅氧化层被击穿。
与现有技术相比，本发明的有益效果是：
1、本发明采用浓掺杂的多晶硅和淡掺杂的第二体区构成MOSFET静电保护电路的二极管，因此不需要制作厚厚的绝缘层，从而减小了静电保护电路区域与元胞区之间的台阶高度差，降低了后段工艺难度，可提高芯片的集成度。
2、本发明在接触孔制作工艺流程中只需要一次光刻、刻蚀工艺即可实现静电保护电路区域和元胞区的功能引出，并且实现元胞区的源区与体区的短接，而传统方法中采用源区掺杂和体区掺杂组成二极管作为静电保护电路，至少需要两次接触孔光刻、刻蚀工艺，可见本发明的工艺流程更简单、工艺成本更低。
3、本行业人员都应该理解，二极管的静电释放能力是由其PN结面积和寄生电阻决定的，即增大其PN结面积、减小其寄生电阻可以提升其静电释放能力，在传统方法中，采用多晶硅二极管作为静电保护电路，其PN结的电流方向是横向的，需要增加多晶硅的厚度从而增加其PN结面积、提高静电保护能力，这无疑是增加了芯片内部的台阶高度差、提高了工艺难度，另一方面，传统方法中的二极管都是由扩散结构成的（即由N型扩散区和P型扩散区构成PN结），扩散区在硅基之中（或多晶硅中）呈弧形分布，因此很难精确制作小间距的两个扩散结，所以寄生电阻会比较大，静电保护能力有限；而本发明的二极管的电流方向是纵向的，只需要增加上述第一氧化硅窗口的宽度W1，即可增加二极管的PN结面积从而提升其静电保护能力，另一方面，本发明的二极管的寄生电阻主要是第一多晶硅与第二多晶硅之间的第二体区的电阻，和第三多晶硅与第四多晶硅之间的第二体区的电阻，只需要减小第一多晶硅与第二多晶硅之间的距离S1和减小第三多晶硅与第四多晶硅之间的距离S1，即可减小二极管的寄生电阻，从而提升其静电保护能力，很显然，本发明之中的特征尺寸W1和S1都是可以通过版图定义的，不会增加工艺难度、更不会增加台阶高度。
4、本行业人员都应该理解，体区、源区的制作过程中需要长时间的高温退火工艺，在传统方法中，静电保护电路的关键结构都是在制作源区之前或在制作源区时同步形成（即在多晶硅或硅基之中形成与源区掺杂相同的扩散结），而本发明是在形成体区、源区之后制作静电保护电路的关键结构即所述第一多晶硅、第二多晶硅、第三多晶硅和第四多晶硅，因此可以避开上述长时间的高温退火工艺，而只需要快速热退火工艺激活所述多晶硅即可，不用担心多晶硅中的掺杂物向第二体区中快速扩散形成扩散结，所以本发明可以实现更小间距的第一多晶硅与第二多晶硅，和更小间距的第三多晶硅与第四多晶硅，也就实现了更小的寄生电阻即更强的静电保护能力。
5、本发明不是简单的工艺组合，而是发明人从实践出发，经反复论证提出的技术方法，可产生现有方法完全不具备的技术效果。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (1)

1.一种MOSFET芯片的制造方法，其特征在于，包括如下步骤： 在半导体基片之中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，在所述沟槽之中形成栅氧化层和多晶硅栅； 所述第一沟槽位于MOSFET芯片的元胞区，所述第二沟槽位于MOSFET芯片的预设静电保护电路区域； 采用离子注入、退火工艺，形成体区，所述体区包括第一体区和第二体区； 所述第一体区位于MOSFET芯片的元胞区；所述第二体区位于MOSFET芯片的预设静电保护电路区域，被第二沟槽分割成两个独立的第二体区； 采用光刻、离子注入、退火工艺，形成源区；所述源区只位于MOSFET芯片的元胞区，在MOSFET芯片的预设静电保护电路区域不存在源区； 采用化学气相淀积工艺生长厚度D1为400～800纳米的第一氧化硅； 采用光刻、刻蚀工艺去除设定区域的第一氧化硅，在MOSFET芯片的预设静电保护电路区域形成宽度为W1的第一氧化硅窗口； 每个第二体区的表面对应形成两个第一氧化硅窗口，同一个第二体区对应的两个第一氧化硅窗口的间距为S1； W1的尺寸为0.5～5微米，S1的尺寸为0.3～3微米； 淀积浓掺杂的多晶硅，所述多晶硅将所述第一氧化硅窗口填满； 采用化学机械研磨工艺，去除高出所述第一氧化硅上表面的多晶硅，保留所述第一氧化硅窗口中的多晶硅，采用快速热退火工艺激活所述多晶硅； 四个所述第一氧化硅窗口中的多晶硅分别为第一多晶硅，第二多晶硅，第三多晶硅和第四多晶硅； 所述第一多晶硅和第二多晶硅对应同一个第二体区，位于同一个第二体区的表面，间距为S1；所述第三多晶硅和第四多晶硅对应同一个第二体区，位于同一个第二体区的表面，间距为S1； 采用化学气相淀积工艺生长厚度为20～50纳米的第二氧化硅； 采用光刻、刻蚀工艺，形成第一接触孔，第二接触孔，第三接触孔，第四接触孔和第五接触孔； 所述光刻为一次光刻，且仅需要一次光刻；所述第一接触孔位于MOSFET芯片的元胞区，穿透所述第二氧化硅、第一氧化硅，源区并到达所述第一体区之中； 所述第二接触孔，第三接触孔，第四接触孔和第五接触孔位于MOSFET芯片的预设静电保护电路区域，穿透所述第二氧化硅，分别到达第一多晶硅，第二多晶硅，第三多晶硅和第四多晶硅之中； 采用淀积、光刻、刻蚀工艺，形成第一金属，第二金属，第三金属和第四金属； 所述第一金属位于MOSFET芯片的元胞区，通过第一接触孔将MOSFET芯片的源区和第一体区短接并引出，第一体区为MOSFET芯片的体区，第一金属为MOSFET芯片的源极金属； 所述第二金属，第三金属和第四金属位于MOSFET芯片的预设静电保护电路区域，通过接触孔将所述多晶硅引出，具体为： 所述第二金属通过第二接触孔将第一多晶硅引出，且与MOSFET芯片的源极金属短接，即第一多晶硅与MOSFET芯片的源极是短接的； 所述第三金属通过第三接触孔和第四接触孔将第二多晶硅和第三多晶硅引出并短接，第二多晶硅与第三多晶硅是同电位的；第二多晶硅和第三多晶硅分别位于相邻的两个独立的第二体区的表面； 所述第四金属通过第五接触孔将第四多晶硅引出，且与MOSFET芯片的栅极金属短接，第四多晶硅与MOSFET芯片的栅极是短接的； 所述第三金属不连接MOSFET芯片的任何一个极； 所述第一体区和第二体区，采用完全相同的工艺步骤同步形成的掺杂区； 所述多晶硅为浓掺杂的多晶硅，掺杂浓度大于10E19 /cm³； 所述多晶硅的掺杂类型与所述第二体区的掺杂类型相反，当所述第二体区为N型，则所述多晶硅为P型，当所述第二体区为P型，则所述多晶硅为N型；所述多晶硅具体包括第一多晶硅，第二多晶硅，第三多晶硅和第四多晶硅。
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