CN111180439A - 一种应用于FinFET工艺中的集成电路芯片的静电保护装置及其制备方法 - Google Patents
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Abstract
本发明提供了一种应用于FinFET工艺中的集成电路芯片的静电保护装置及其制备方法，包括半导体基底、N型阱区、P型阱区、阳极P型重掺杂鳍片区、阳极N型重掺杂鳍片区、肖特基轻掺杂鳍片区、金属、阴极P型重掺杂鳍片区、阴极N型重掺杂鳍片区和鳍片隔离结构，所述N型阱区和P型阱区位于所述半导体基底内，所述阳极P型重掺杂鳍片区、N型阱区和P型阱区构成寄生的PNP结构BJT，所述N型阱区、P型阱区和阴极N型重掺杂鳍片区构成寄生的NPN结构BJT，所述PNP结构BJT和所述NPN结构BJT结构相互嵌入构成鳍栅结构可控硅，所述肖特基轻掺杂鳍片区和金属形成肖特基势垒，构成肖特基二极管，所述肖特基二极管作为所述鳍栅结构可控硅的触发机构，可有效地降低静电防护装置的开启电压。
Description
技术领域
本发明涉及半导体集成电路领域，尤其涉及一种应用于FinFET工艺集成电路芯片的静电保护装置及其制备方法。
背景技术
随着半导体工艺进入14nm以下的制程，FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)作为一种新式的三维半导体结构被普遍采用，这种三维结构有效地克服了随着平面MOSFET的尺寸日益下降所带来的越来越显著的短沟道效应，通过三个侧面控制沟道，大大提高了对沟道的控制能力，减小了泄漏电流。
在FinFET工艺中经常用SCR(Silicon controlled rectifier，寄生可控硅)作为ESD(ElectroStatic Discharge，静电放电)保护单元，SCR具有单位泄放电流密度高、集成度高、面积小和寄生单位电容小的优点，但是其开启电压较大，往往超过了被保护单元的损伤电压，使得高电压静电冲击对被保护单元造成不可逆的损伤。
发明内容
本发明为解决FinFET工艺中采用SCR作为ESD保护单元时，SCR开启电压较大，使得高电压静电冲击容易对被保护单元造成损伤的问题，提出一种应用于FinFET工艺集成电路芯片的静电保护装置及其制备方法，可以有效地降低静电防护装置的开启电压。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种应用于FinFET工艺中的集成电路芯片的静电保护装置，包括半导体基底、N型阱区、P型阱区、阳极P型重掺杂鳍片区、阳极N型重掺杂鳍片区、肖特基轻掺杂鳍片区、金属、阴极P型重掺杂鳍片区、阴极N型重掺杂鳍片区和鳍片隔离结构，所述N型阱区和P型阱区位于所述半导体基底内，所述肖特基轻掺杂鳍片区和金属形成肖特基势垒，构成肖特基二极管，所述肖特基二极管作为可控硅的触发机构。
进一步地，所述阳极P型重掺杂鳍片区、N型阱区和P型阱区构成寄生的 PNP结构BJT，所述N型阱区、P型阱区和阴极N型重掺杂鳍片区构成寄生的 NPN结构BJT，所述PNP结构BJT和所述NPN结构BJT结构相互嵌入构成鳍栅结构可控硅，用以泄放电荷。
进一步地，其特征在于，所述肖特基二极管嵌入在所述鳍栅结构可控硅中。
进一步地，其特征在于，所述肖特基轻掺杂鳍片区(106)掺杂浓度在 1×1015/cm3到1×1018/cm3之间，掺杂类型为由硼掺杂形成的P型半导体区域和由砷或者磷掺杂形成的N型半导体区域。
进一步地，其特征在于，所述阳极P型重掺杂鳍片区域和阳极N型重掺杂鳍片区，形成静电保护装置的阳极，阴极P型重掺杂鳍片区和阴极N型重掺杂鳍片区，形成静电保护装置的阴极。
本发明还提供一种所述静电保护装置的制备方法，制备方法包括以下步骤：
准备半导体基底，形成N型阱区、P型阱区和鳍片隔离结构；
形成鳍栅可控硅及寄生肖特二极管；
利用金属形成金属硅化物，经过CMP得到平坦表面,刻蚀出走线槽,淀积铜铝合金,重复填充绝缘介质、CMP、刻蚀走线槽、淀积铜铝合金实现多层金属连接，形成最终的静电保护装置。
有益技术效果：
本发明提供一种应用于FinFET工艺的静电保护装置，包括半导体基底、 N型阱区、P型阱区、阳极P型重掺杂鳍片区、阳极N型重掺杂鳍片区、肖特基轻掺杂鳍片区、金属、阴极P型重掺杂鳍片区、阴极N型重掺杂鳍片区和鳍片隔离结构，所述N型阱区和P型阱区位于所述半导体基底内，所述肖特基轻掺杂鳍片区和金属形成肖特基势垒，构成肖特基二极管，所述肖特基二极管作为可控硅的触发机构，解决了FinFET工艺中采用SCR(可控硅)作为ESD保护单元时，SCR开启电压较大，使得高电压静电冲击容易对被保护单元造成损伤的问题，有效地降低了静电保护装置的开启电压。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例一提供的一种应用于FinFET工艺集成电路芯片的静电保护装置的立体结构示意图；
图2为本发明实施例二提供的一种应用于FinFET工艺集成电路芯片的静电保护装置的立体结构示意图；
图3为本发明实施例一提供的一种应用于FinFET工艺集成电路芯片的静电保护装置的剖面结构示意图；
图4为本发明实施例一提供的一种应用于FinFET工艺集成电路芯片的静电保护装置的等效电路示意图。
其中，101-半导体基底，102-N型阱区，103-P型阱区，104-阳极P型重掺杂鳍片区，105-阳极N型重掺杂鳍片区，106-肖特基轻掺杂鳍片区，107-金属， 108-阴极P型重掺杂鳍片区，109-阴极N型重掺杂鳍片区，110-鳍片隔离结构， 111-NPN结构BJT，112-PNP结构BJT，113-肖特基二极管。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
下面结合附图对本发明的实施方式进行详细说明。
实施例一：
一种应用于FinFET工艺中的集成电路芯片的静电保护装置，参见图1，包括半导体基底101、N型阱区102、P型阱区103、阳极P型重掺杂鳍片区 104、阳极N型重掺杂鳍片区105、肖特基轻掺杂鳍片区106、金属107、阴极 P型重掺杂鳍片区108、阴极N型重掺杂鳍片区109和鳍片隔离结构110，其中，半导体基底101可以为中或低掺杂浓度的晶圆片，也可以为经过外延工艺形成的外延层，为且不限为硅基、锗基、蓝宝石。
作为本发明的一个实施例，N型阱区102和P型阱区103位于半导体基底 101内，阳极P型重掺杂鳍片区104、N型阱区102和P型阱区103构成寄生的 PNP结构BJT 112，参见图3；N型阱区102、P型阱区103和阴极N型重掺杂鳍片区109构成寄生的NPN结构BJT 111，参见图3；PNP结构BJT 112和 NPN结构BJT 111相互嵌入构成鳍栅结构可控硅，在静电冲击来临时开启，起到泄放静电电荷的作用。肖特基轻掺杂鳍片区106和金属107形成肖特基势垒，构成肖特基二极管113，参见图3；肖特基二极管113作为鳍栅结构可控硅的触发机构，优选地，肖特基二极管113嵌入在鳍栅结构可控硅中，通过反向偏置的肖特基二极管113，调制触发电压，有效地降低静电保护装置的开启电压。
作为本发明的优选实施方案，所述肖特基轻掺杂鳍片区106掺杂浓度在 1×1015/cm3到1×1018/cm3之间，掺杂类型为由硼掺杂形成的P型半导体区域和由砷或者磷掺杂形成的N型半导体区域。
作为本发明的优选技术方案，在需要进行静电保护的电子电路的两端，一端接在由阳极P型重掺杂鳍片区104和阳极N型重掺杂鳍片区10形成的静电保护装置的阳极；另一端接在由阴极P型重掺杂鳍片区108和阴极N型重掺杂鳍片区109形成的静电防护装置的阴极，阳极和阴极引出的金属不与肖特基轻掺杂鳍片区106以及金属107产生任何的接触，中间由电绝缘性良好的绝缘介质进行隔离。
一般情况下可控硅或者类可控硅单元的开启电压比较高(一般可达到20- 30V)，但是被保护单元的击穿电压一般是5V，这样在阳极与阴极之间出现高压静电时，可控硅或者类可控硅单元还未开启，被保护单元就已经被击穿，从而导致保护电路失去意义，本发明利用肖特基二极管的反向击穿来有效降低静电保护装置(可控硅或类可控硅)的开启电压。
要理解本发明的工作原理，将本发明的结构等效成图4的电路图，阳极 P型重掺杂鳍片区104、N型阱区102和P型阱区103构成寄生的PNP结构BJT 112，N型阱区102、P型阱区103和阴极N型重掺杂鳍片区109构成寄生的 NPN结构BJT 111，PNP结构BJT 112和NPN结构BJT 111相互嵌入构成鳍栅结构可控硅，肖特基轻掺杂鳍片区106和金属107形成肖特基势垒，构成肖特基二极管113，肖特基二极管113嵌入在鳍栅结构可控硅中，作为鳍栅结构可控硅的触发机构。
由于肖特二极管113的反向击穿电压比较低，当阳极与阴极之间出现高压静电冲击时，肖特二极管113被击穿，使得大量电荷流经PNP结构BJT 112的发射极与基极和NPN结构BJT 111的基极与发射极，使得鳍栅结构可控硅的电压迅速升高，导致鳍栅结构可控硅单元开启，当肖特基二极管113被击穿后，电压不会再升高，电压会被钳在肖特基二极管113的击穿电压上，这样就避免了可控硅或者其他的类可控硅单元自身开启电压过高而导致被保护单元损伤的问题。
本发明还公开一种制备该静电保护装置的方法，包括以下步骤：
S1：准备半导体基底101，使用但不限于使用注入或者扩散方法形成N型阱区102、P型阱区103，通过鳍栅工艺形成鳍片隔离结构110；
S2：形成鳍栅可控硅及其寄生肖特基二极管，通过版图和注入工序形成不同掺杂区域，包括阳极P型重掺杂鳍片区104、阳极N型重掺杂鳍片区105、肖特基轻掺杂鳍片区106、阴极P型重掺杂鳍片区108，阴极N型重掺杂鳍片区109，其中肖特基轻掺杂鳍片区106为N型轻掺杂区域且经过了快速退火，之后通过Au、Pt等金属连接肖特基轻掺杂鳍片区106和阴极P型重掺杂鳍片区 108，利用金属107和肖特基轻掺杂鳍片区106之间形成肖特基二极管；
S3:利用金属(Ti、Co和NiPt等)与直接接触的有源区和多晶硅栅的硅反应形成Silicide金属硅化物，填充二氧化硅等绝缘介质，经过CMP得到平坦表面，刻蚀出走线槽，淀积铜铝合金，然后重复填充绝缘介质、CMP、刻蚀走线槽、淀积铜铝合金的过程实现多层金属连接，形成最终的静电保护装置。
实施例二：
一种应用于FinFET工艺中的集成电路芯片的静电保护装置，参见图2，包括半导体基底101、N型阱区102、P型阱区103、阳极P型重掺杂鳍片区 104、阳极N型重掺杂鳍片区105、肖特基轻掺杂鳍片区106、金属107、阴极 P型重掺杂鳍片区108、阴极N型重掺杂鳍片区109和鳍片隔离结构110，其中，半导体基底101可以为中或低掺杂浓度的晶圆片，也可以为经过外延工艺形成的外延层，为且不限为硅基、锗基、蓝宝石。
作为本发明的一个实施例，N型阱区102和P型阱区103位于半导体基底 101内，阳极P型重掺杂鳍片区104、N型阱区102和P型阱区103构成寄生的 PNP结构BJT 112，参见图3；N型阱区102、P型阱区103和阴极N型重掺杂鳍片区109构成寄生的NPN结构BJT 111，参见图3；PNP结构BJT 112和NPN结构BJT 111相互嵌入构成鳍栅结构可控硅，在静电冲击来临时开启，起到泄放静电电荷的作用。肖特基轻掺杂鳍片区106和金属107形成肖特基势垒，构成肖特基二极管113，参见图3；肖特基二极管113作为鳍栅结构可控硅的触发机构，优选地，肖特基二极管113嵌入在鳍栅结构可控硅中，通过反向偏置的肖特基二极管113，调制触发电压，有效地降低静电保护装置的开启电压。
作为本发明的优选实施方案，所述肖特基轻掺杂鳍片区106掺杂浓度在 1×1015/cm3到1×1018/cm3之间，掺杂类型为由硼掺杂形成的P型半导体区域和由砷或者磷掺杂形成的N型半导体区域。
作为本发明的优选技术方案，在需要进行静电保护的电子电路的两端，一端接在由阳极P型重掺杂鳍片区104和阳极N型重掺杂鳍片区10形成的静电保护装置的阳极；另一端接在由阴极P型重掺杂鳍片区108和阴极N型重掺杂鳍片区109形成的静电防护装置的阴极，阳极和阴极引出的金属不与肖特基轻掺杂鳍片区106以及金属107产生任何的接触，中间由电绝缘性良好的绝缘介质进行隔离。
实施例二的等效电路图和工作原理与实施例一的等效电路图和工作原理相同，这里不再赘述。
一种制备该静电保护装置的方法，包括以下步骤：
S1：准备半导体基底101，使用但不限于使用注入或者扩散方法形成N型阱区102、P型阱区103，通过鳍栅工艺形成鳍片隔离结构110；
S2：形成鳍栅可控硅及其寄生肖特基二极管，通过版图和注入工序形成不同掺杂区域，包括阳极P型重掺杂鳍片区104、阳极N型重掺杂鳍片区105、肖特基轻掺杂鳍片区106、阴极P型重掺杂鳍片区108阴极N型重掺杂鳍片区 109，其中肖特基轻掺杂鳍片区106为P型轻掺杂区域且经过快速退火之后通过Al、Ti等金属连接肖特基轻掺杂鳍片区106和阴极P型重掺杂鳍片区108，利用金属207和肖特基轻掺杂鳍片区206之间形成肖特基二极管；
S3：经过金属硅化物、CMP、多层金属连接等后道工序，得到本发明所公开的静电保护装置。
以上的实施例仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通工程技术人员对本发明的技术方案做出的各种变形和改进，均应落入本发明的权利要求书确定的保护范围内。
Claims (6)
1.一种应用于FinFET工艺中的集成电路芯片的静电保护装置，包括半导体基底(101)、N型阱区(102)、P型阱区(103)、阳极P型重掺杂鳍片区(104)、阳极N型重掺杂鳍片区(105)、肖特基轻掺杂鳍片区(106)、金属(107)、阴极P型重掺杂鳍片区(108)、阴极N型重掺杂鳍片区(109)和鳍片隔离结构(110)，其特征在于，所述N型阱区(102)和P型阱区(103)位于所述半导体基底(101)内，所述肖特基轻掺杂鳍片区(106)和金属(107)形成肖特基势垒，构成肖特基二极管(113)，所述肖特基二极管(113)作为可控硅的触发机构。
2.根据权利要求1所述的一种应用于FinFET工艺中的集成电路芯片的静电保护装置，其特征在于，所述阳极P型重掺杂鳍片区(104)、N型阱区(102)和P型阱区(103)构成寄生的PNP结构BJT(112)，所述N型阱区(102)、P型阱区(103)和阴极N型重掺杂鳍片区(109)构成寄生的NPN结构BJT(111)，所述PNP结构BJT(112)和所述NPN结构BJT结构(111)相互嵌入构成鳍栅结构可控硅，用以泄放电荷，所述肖特基二极管(113)作为所述鳍栅结构可控硅的触发机构。
3.根据权利要求1所述的一种应用于FinFET工艺中的集成电路芯片的静电保护装置，其特征在于，所述肖特基二极管(113)嵌入在所述鳍栅结构可控硅中。
4.根据权利要求2所述的一种应用于FinFET工艺的静电保护装置，其特征在于，所述肖特基轻掺杂鳍片区(106)掺杂浓度在1×1015/cm3到1×1018/cm3之间，掺杂类型为由硼掺杂形成的P型半导体区域和由砷或者磷掺杂形成的N型半导体区域。
5.根据权利要求3所述的一种应用于FinFET工艺中的集成电路芯片的静电保护装置，其特征在于，所述阳极P型重掺杂鳍片区域(104)和阳极N型重掺杂鳍片区(105)，形成静电保护装置的阳极，阴极P型重掺杂鳍片区(108)和阴极N型重掺杂鳍片区(109)，形成静电保护装置的阴极。
6.根据权利要求1-4所述任一项所述的一种应用于FinFET工艺中的集成电路芯片的静电保护装置的制备方法包括以下步骤：
准备半导体基底，形成N型阱区、P型阱区和鳍片隔离结构；
形成鳍栅可控硅及寄生肖特二极管；
利用金属形成金属硅化物，经过CMP得到平坦表面,刻蚀出走线槽,淀积铜铝合金,重复填充绝缘介质、CMP、刻蚀走线槽、淀积铜铝合金实现多层金属连接，形成最终的静电保护装置。
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|---|---|---|---|---|
| CN113345887A (zh) * | 2021-08-04 | 2021-09-03 | 江苏应能微电子有限公司 | 一种静电保护器件 |
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