CN111430305A - 一种制作静电放电保护器件的方法及静电放电保护器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 84
- 239000002184 metal Substances 0.000 claims abstract description 84
- 239000004065 semiconductor Substances 0.000 claims abstract description 81
- 239000010410 layer Substances 0.000 claims abstract description 71
- 230000008569 process Effects 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000000137 annealing Methods 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 238000004806 packaging method and process Methods 0.000 claims abstract description 16
- 238000004544 sputter deposition Methods 0.000 claims abstract description 6
- 238000012858 packaging process Methods 0.000 abstract 1
- 230000002457 bidirectional effect Effects 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
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Abstract
本发明提供了一种制作静电放电保护器件的方法及静电放电保护器件，包括：在半导体衬底的正面外延生长半导体外延层；在半导体外延层内通过预设工艺流程同时形成第一阱区以及第二阱区并进行高温退火；在第一阱区及第三阱区内通过预设工艺流程分别形成第一掺杂区和第二掺杂区并进行高温退火；在退火后形成的层间介质层上，通过预设工艺流程形成掺杂区接触孔；在掺杂区接触孔溅射金属形成第一电极以及第二电极；通过塑封芯片级封装工艺，在第一电极及第二电极上方分别形成第一金属柱和第二金属柱，以及，在第一金属柱及第二金属柱上方分别形成第一金属凸点和第二金属凸点；减薄半导体衬底的背面、塑封形成六面包封。可以提高浪涌保护能力。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种制作静电放电(ESD，ElectroStatic Discharge)保护器件的方法及ESD保护器件。
背景技术
随着电子产品的快速发展，ESD保护器件被越来越多地应用到各种电子产品中，以克服电子产品在制造、封装、测试、运输及使用过程中产生的静电浪涌。其中，双向ESD保护器件被广泛应用于电源以及电源管理IC的浪涌保护等，主要采用N衬底P外延或者P衬底N外延，正面形成N或者P掺杂层、通过trench隔离等工艺方法形成开基区NPN或者PNP三极管结构，利用开基区NPN或者PNP三极管特性实现双向静电保护。但该双向ESD保护器件，由于正面与背面PN结浓度的不同，导致两边电压不一致，同时，形成的双向电压只能仅限于低压3.3、4.5、5、7V等工作电压，难以满足大浪涌高电压的浪涌保护。
发明内容
有鉴于此，本发明的目的在于提供制作静电放电保护器件的方法及静电放电保护器件，以提高浪涌保护能力。
第一方面，本发明实施例提供了制作静电放电保护器件的方法，包括：
在半导体衬底的正面外延生长半导体外延层；
在半导体外延层内通过预设工艺流程同时形成第一阱区以及第二阱区，并对第一阱区和第二阱区进行高温退火；
在第一阱区内通过预设工艺流程形成第一掺杂区，以及，在第三阱区内通过预设工艺流程形成第二掺杂区，并对第一掺杂区与第二掺杂区进行高温退火；
在退火后的第一掺杂区与第二掺杂区的表面形成的层间介质层上，通过预设工艺流程形成掺杂区接触孔；
在掺杂区接触孔溅射金属，以在掺杂区接触孔上方分别形成第一电极以及第二电极；
通过塑封芯片级封装工艺，在第一电极上方形成第一金属柱，在第二电极上方形成第二金属柱，以及，在第一金属柱上方形成第一金属凸点，在第二金属柱上方形成第二金属凸点；
减薄半导体衬底的背面、塑封形成六面包封。
结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，所述半导体衬底、半导体外延层、第一阱区、第二阱区的掺杂类型均为第一掺杂类型，第一掺杂区和第二掺杂区的掺杂类型为与第一掺杂类型相反的第二掺杂类型，第一掺杂类型为N型，第二掺杂类型为P型；或，所述第一掺杂类型为P型，第二掺杂类型为N型。
结合第一方面的第一种可能的实施方式，本发明实施例提供了第一方面的第二种可能的实施方式，其中，所述第一阱区的掺杂浓度与第二阱区的掺杂浓度相同，第一掺杂区的掺杂浓度与第二掺杂区的掺杂浓度相同，第一掺杂区的掺杂浓度大于第一阱区的掺杂浓度。
结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述第一掺杂区构成开基区NPN双极晶体管的发射区，第一阱区、半导体外延层、第二阱区构成开基区NPN双极晶体管的基区，第二掺杂区构成开基区NPN双极晶体管的集电区；或者，第二掺杂区构成开基区NPN双极晶体管的发射区，第一阱区、半导体外延层、第二阱区构成开基区NPN双极晶体管的基区，第一掺杂区构成开基区NPN双极晶体管的集电区，通过六面塑封体对开基区NPN双极晶体管进行塑封后，得到所述静电放电保护器件。
结合第一方面、第一方面的第一种可能的实施方式至第三种可能的实施方式中的任一种可能的实施方式，本发明实施例提供了第一方面的第四种可能的实施方式，其中，所述半导体衬底为重掺杂，半导体外延层为轻掺杂，第一阱区为轻掺杂，第一掺杂区为重掺杂。
第二方面，本发明实施例还提供了一种静电放电保护器件，包括：半导体衬底、半导体外延层、第一阱区、第二阱区、第一掺杂区、第二掺杂区、第一电极、第二电极、第一金属柱、第二金属柱、第一金属凸点，第二金属凸点和六面塑封体，其中，
半导体外延层位于半导体衬底上方；
第一阱区与相间设置的第二阱区位于半导体外延层中；
第一掺杂区位于第一阱区中，第二掺杂区位于第二阱区中；
第一电极位于第一掺杂区接触孔的上方，第二电极位于第二掺杂区接触孔的上方，第一掺杂区接触孔与第二掺杂区接触孔为在退火后的第一掺杂区与第二掺杂区的表面形成的层间介质层上，通过预设工艺流程分别形成的；
第一金属柱位于第一电极上方，第二金属柱位于第二电极上方；
第一金属凸点位于第一金属柱上，第二金属凸点位于第二金属柱上；
六面塑封体用于对第一金属凸点、第二金属凸点、半导体衬底、半导体外延层进行六面塑封。
结合第二方面，本发明实施例提供了第二方面的第一种可能的实施方式，其中，所述第一阱区中的第一掺杂区与第二阱区中的第二掺杂区采用叉指结构设计。
结合第二方面或第二方面的第一种可能的实施方式，本发明实施例提供了第二方面的第二种可能的实施方式，其中，还包括：第三阱区以及第四阱区，其中，
第三阱区位于第一掺杂区下方，第四阱区位于第二掺杂区下方，第三阱区的掺杂浓度小于第一掺杂区的掺杂浓度，第四阱区的掺杂浓度小于第二掺杂区的掺杂浓度。
本发明实施例提供的制作静电放电保护器件的方法及静电放电保护器件，通过在半导体衬底的正面外延生长半导体外延层；在半导体外延层内通过预设工艺流程同时形成第一阱区以及第二阱区，并对第一阱区和第二阱区进行高温退火；在第一阱区内通过预设工艺流程形成第一掺杂区，以及，在第三阱区内通过预设工艺流程形成第二掺杂区，并对第一掺杂区与第二掺杂区进行高温退火；在退火后的第一掺杂区与第二掺杂区的表面形成的层间介质层上，通过预设工艺流程形成掺杂区接触孔；在掺杂区接触孔溅射金属，以在掺杂区接触孔上方分别形成第一电极以及第二电极；通过塑封芯片级封装工艺，在第一电极上方形成第一金属柱，在第二电极上方形成第二金属柱，以及，在第一金属柱上方形成第一金属凸点，在第二金属柱上方形成第二金属凸点；减薄半导体衬底的背面、塑封形成六面包封。这样，通过利用第一掺杂区与第一阱区形成发射区-基区PN结；利用第二掺杂区与第二阱区形成集电区-基区PN结，通过掺杂区-阱区与集电区-阱区的浓度搭配，从而可通过穿通击穿模式实现双向低压ESD保护功能，通过雪崩击穿模式实现双向高压ESD保护功能，有效提高了浪涌保护能力。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1a示出了本发明实施例所提供的ESD保护器件的俯视结构示意图；
图1b示出了本发明实施例所提供的图1a中的A-A’剖视结构示意图；
图1c示出了本发明另一实施例所提供的ESD保护器件的剖视结构示意图；
图2示出了本发明实施例所提供的制作静电放电保护器件的方法流程示意图；
图3示出了本发明实施例经过步骤202处理得到的结构的剖面示意图；
图4示出了本发明实施例经过步骤203处理得到的结构的剖面示意图；
图5示出了本发明实施例经过步骤205处理得到的结构的剖面示意图；
图6示出了本发明实施例经过步骤206处理得到的结构的剖面示意图；
图7示出了本发明实施例经过步骤207处理得到的结构的剖面示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
现有的双向ESD保护器件，采用N衬底P外延或者P衬底N外延，正面形成N或者P掺杂层、通过trench隔离等工艺方法形成开基区NPN或者PNP三极管结构，形成的双向电压只能仅限于低压电压，难以满足大浪涌高电压的浪涌保护。本发明实施例提出一种基于塑封芯片级封装(CSP，Chip Scale Package)双向ESD保护器件，在不改变ESD保护器件封装尺寸与外形的情况下，通过掺杂区-阱区与集电区-阱区的浓度搭配，从而通过穿通击穿模式实现双向低压静电保护，以及，通过雪崩击穿模式实现双向高压静电保护，实现浪涌保护能力的提高，可以从低压2.8V覆盖到电压36V甚至更高电压，实现2.8-36V电压全覆盖、大浪涌能力、低残压的ESD保护。
本发明实施例提供了一种制作静电放电保护器件的方法及静电放电保护器件，下面通过实施例进行描述。
图1a示出了本发明实施例所提供的ESD保护器件的俯视结构示意图；
图1b示出了本发明实施例所提供的图1a中的A-A’剖视结构示意图。
如图1a和图1b所示，该ESD保护器件包括：半导体衬底100、半导体外延层101、第一阱区102、第二阱区103、第一掺杂区104、第二掺杂区105、第一电极106、第二电极107、第一金属柱108、第二金属柱109、第一金属凸点110，第二金属凸点111和六面塑封体112，其中，
半导体外延层101位于半导体衬底100上方；
第一阱区102与相间设置的第二阱区103位于半导体外延层101中；
第一掺杂区104位于第一阱区102中，第二掺杂区105位于第二阱区103中；
第一电极106位于第一掺杂区接触孔的上方，第二电极107位于第二掺杂区接触孔的上方，第一掺杂区接触孔与第二掺杂区接触孔为在退火后的第一掺杂区104与第二掺杂区105的表面形成的层间介质层上，通过预设工艺流程分别形成的；
第一金属柱108位于第一电极106上方，第二金属柱109位于第二电极107上方；
第一金属凸点110位于第一金属柱108上，第二金属凸点111位于第二金属柱109上；
六面塑封体112用于对第一金属凸点110、第二金属凸点111、半导体衬底100、半导体外延层101进行六面塑封。
本发明实施例中，半导体衬底100、半导体外延层101、第一阱区102、第二阱区103的掺杂类型均为第一掺杂类型，第一掺杂区104和第二掺杂105的掺杂类型为与第一掺杂类型相反的第二掺杂类型。作为一可选实施例，第一掺杂类型为N型，第二掺杂类型为P型；作为另一可选实施例，第一掺杂类型为P型，第二掺杂类型为N型。以下描述中，以半导体衬底100的掺杂类型为P型掺杂为例进行说明。
本发明实施例中，作为一可选实施例，第一阱区102的掺杂浓度与第二阱区103的掺杂浓度相同，第一掺杂区104的掺杂浓度与第二掺杂区105的掺杂浓度相同，第一掺杂区104的掺杂浓度大于第一阱区102的掺杂浓度。
本发明实施例中，作为一可选实施例，半导体衬底100为重掺杂，半导体外延层101为轻掺杂，第一阱区102为轻掺杂，第一掺杂区104为重掺杂。
本发明实施例中，作为一可选实施例，通过同步注入与推进，形成第一阱区102的掺杂浓度与第二阱区103的掺杂浓度，以及，通过同步注入与推进，形成第一掺杂区104的掺杂浓度与第二掺杂区105的掺杂浓度，这样，可以实现电压完全对称。
本发明实施例中，作为一可选实施例，第一阱区102中的第一掺杂区104与第二阱区103中的第二掺杂区105采用叉指结构设计(如图1a所示)，这样，可以有效增加有源区的面积，从而在大浪涌环境下，能够更加均匀承受浪涌，可实现大浪涌，低残压。
本发明实施例中，六面塑封体112位于第一金属凸点110、第二金属凸点111、第一金属柱108、第二金属柱109、半导体衬底100、半导体外延层101的六面以进行塑封。
本发明实施例中，作为一可选实施例，第一电极106形成静电放电保护器件的阳极，第二电极107形成静电放电保护器件的阴极。作为另一可选实施例，第一电极106形成静电放电保护器件的阴极，第二电极107形成静电放电保护器件的阳极。
本发明实施例中，第一掺杂区104构成开基区NPN双极晶体管的发射区；第一阱区102、半导体外延层101、第二阱区103构成开基区NPN双极晶体管的基区；第二掺杂区105构成开基区NPN双极晶体管的集电区。或者，第二掺杂区105构成开基区NPN双极晶体管的发射区；第一阱区102、半导体外延层101、第二阱区103构成开基区NPN双极晶体管的基区；第一掺杂区104构成开基区NPN双极晶体管的集电区，由于第一阱区102与第二阱区103、第一掺杂区104与第二掺杂区105的掺杂浓度是通过同步注入与推进进行，能够实现发射区与基区的掺杂浓度相同，因而可以实现电压完全对称；利用第一掺杂区104与第一阱区102形成发射区-基区PN结；利用第二掺杂区105与第二阱区103形成集电区-基区PN结，两个PN结利用掺杂浓度搭配，即通过掺杂区-阱区与集电区-阱区的浓度搭配，从而可通过穿通击穿模式实现双向低压ESD保护功能，通过雪崩击穿模式实现双向高压ESD保护功能，有效提高了浪涌保护能力且工艺简单，当第一电极106接收到正向ESD、浪涌时，经过开基区NPN双极晶体管，可以实现带负阻ESD、浪涌特性；当第一电极106接收到负向ESD、浪涌时，经过开基区NPN双极晶体管，同样可以实现相同电压浪涌保护，带负阻ESD、浪涌特性；通过六面塑封体112对开基区NPN双极晶体管进行塑封后，得到本发明实施例的ESD保护器件，使得基于塑封CSP封装，可实现大浪涌双向低压、高压ESD保护，具有两边耐压对称、浪涌能力高、残压低等优势，相比于打线封装，能承载更大芯片面积，通过版图的优化设计可实现大浪涌，低残压等优势，此结构基于塑封CSP封装可设计成不同版面芯片替代传统DFN封装，实现小封装替代传统DFN大封装保护类器件，从而可以应用到不同的端口保护领域。
本发明实施例中，作为一可选实施例，该ESD保护器件还包括：
层间介质层(图中未示出)，位于半导体外延层101、第一阱区102、第二阱区103、第一掺杂区104和第二掺杂区105的表面。
本发明实施例中，层间介质层为退火之后在半导体外延层101、第一阱区102、第二阱区103、第一掺杂区104和第二掺杂区105的表面形成的二氧化硅层，或在二氧化硅表面通过化学气相沉积(CVD，Chemical Vapor Deposition)工艺形成的SI3N4层。
图1c示出了本发明另一实施例所提供的ESD保护器件的剖视结构示意图。如图1c所示，相对于图1a和图1b，还包括：第三阱区213以及第四阱区214，其中，
第三阱区213位于第一掺杂区104下方，第四阱区214位于第二掺杂区105下方，第三阱区213的掺杂浓度小于第一掺杂区104的掺杂浓度，第四阱区214的掺杂浓度小于第二掺杂区105的掺杂浓度。
本发明实施例中，在第一掺杂区104与第二掺杂区105下方增加第三阱区213与第四阱区214，第三阱区213与第四阱区214的掺杂浓度较第一掺杂区104与第二掺杂区105的掺杂浓度更低。
本发明实施例中，利用第三阱区213与第一阱区102、第四阱区214与第二阱区103的掺杂浓度搭配，形成浓度梯度，使得对应的第三阱区-第一阱区PN结、第四阱区-第二阱区PN结耗尽区不能展宽到第一掺杂区104与第二掺杂区105，反向击穿发生在体内，击穿机制为雪崩击穿，从而可以使得具有第三阱区213以及第四阱区214的ESD保护器件的耐压大于不具有第三阱区213以及第四阱区214的ESD保护器件，可以应用在更大工作电压环境下的ESD保护。
图2示出了本发明实施例所提供的制作静电放电保护器件的方法流程示意图。如图2所示，该方法包括：
步骤201，在半导体衬底100的正面外延生长半导体外延层101；
本发明实施例中，作为一可选实施例，半导体衬底100的掺杂类型为P型掺杂。其中，半导体衬底100的电阻率的范围包括但不限于：0.1-0.001Ω·cm。在一些优选实施例中，选用低电阻率的半导体衬底100，例如，选用的半导体衬底100的电阻率为0.004-0.008Ω·cm，再优选的实施例，选用的半导体衬底100的电阻率小于0.006Ω·cm，较低的电阻率可以降低ESD保护器件的动态电阻。
本发明实施例中，作为一可选实施例，半导体衬底100为P型衬底片，利用外延炉，在P型衬底片上高温生长半导体外延层101。半导体外延层101为P型外延层，电阻率的范围为0.01-20Ω·cm，厚度为5-18μm。
步骤202，在半导体外延层101内通过预设工艺流程同时形成第一阱区102以及第二阱区103，并对第一阱区102和第二阱区103进行高温退火；
图3示出了本发明实施例经过步骤202处理得到的结构的剖面示意图。如图3所示，本发明实施例中，预设工艺流程包括但不限于：光刻、刻蚀，在半导体外延层101内通过光刻、刻蚀等常规工艺，形成第一阱区102以及第二阱区103，第一阱区102和第二阱区103是同时形成的。第一阱区102和第二阱区103的掺杂类型均为P型，掺杂杂质包括但不限于硼。以掺杂杂质为硼为例，(硼)离子注入剂量为1E13/cm2-1E15/cm2，注入能量为50-120KeV。
本发明实施例中，通过在半导体外延层101上注入杂质，经过高温推进过程形成第一阱区102与第二阱区103，第一阱区102与第二阱区103彼此隔开(相间)。在形成第一阱区102和第二阱区103后，对第一阱区102和第二阱区103进行高温退火。作为一可选实施例，退火温度为1000℃-1100℃，退火时间为0.5h-2.0h。
步骤203，在第一阱区102内通过预设工艺流程形成第一掺杂区104，以及，在第三阱区103内通过预设工艺流程形成第二掺杂区105，并对第一掺杂区104与第二掺杂区105进行高温退火；
图4示出了本发明实施例经过步骤203处理得到的结构的剖面示意图。如图4所示，本发明实施例中，分别在第一阱区102与第二阱区103内，通过光刻、刻蚀等常规工艺，分别形成第一掺杂区104与第二掺杂区105，第一掺杂区104与第二掺杂区105的掺杂类型均为N型，掺杂可以是磷，离子注入剂量为1E15/cm2-1E16/cm2，注入能力为40-80KeV。
本发明实施例中，在第一阱区102与第二阱区103内同步注入杂质，经过高温推进过程形成第一掺杂区104和第二掺杂区105。
本发明实施例中，半导体衬底100、半导体外延层101、第一阱区102、第二阱区103的掺杂类型均为第一掺杂类型，第一掺杂区104和第二掺杂区105的掺杂类型为与第一掺杂类型相反的第二掺杂类型。其中，第一掺杂类型为N型，第二掺杂类型为P型；或，第一掺杂类型为P型，第二掺杂类型为N型。
本发明实施例中，第一阱区102的掺杂浓度与第二阱区103的掺杂浓度相同，第一掺杂区104的掺杂浓度与第二掺杂区105的掺杂浓度相同，第一掺杂区104的掺杂浓度大于第一阱区102的掺杂浓度。
本发明实施例中，在形成第一掺杂区104与第二掺杂区105后，对第一掺杂区104与第二掺杂区105进行高温退火。作为一可选实施例，退火温度为950℃-1050℃，退火时间为0.5h-1h。
步骤204，在退火后的第一掺杂区104与第二掺杂区105的表面形成的层间介质层上，通过预设工艺流程形成掺杂区接触孔；
本发明实施例中，层间介质层(图中未示出)为退火之后在半导体外延层101、第一阱区102、第二阱区103、第一掺杂区104和第二掺杂区105的表面形成的二氧化硅层，或在二氧化硅表面通过CVD工艺形成的SI3N4层。
本发明实施例中，在层间介质层上通过光刻、刻蚀等常规工艺，形成掺杂区接触孔(图中未示出)，其中，掺杂区接触孔包括：第一掺杂区接触孔和第二掺杂区接触孔。
步骤205，在掺杂区接触孔溅射金属，以在掺杂区接触孔上方分别形成第一电极106以及第二电极107；
图5示出了本发明实施例经过步骤205处理得到的结构的剖面示意图。如图5所示，本发明实施例中，通过在第一掺杂区接触孔、第二掺杂区接触孔蒸发或者溅射工艺，形成厚度为2-5um的铝层，对表面形成的铝层进行光刻、刻蚀等常规工艺，从而在第一掺杂区接触孔上方形成第一电极106；在第二掺杂区接触孔上方形成第二电极107。
本发明实施例中，层间介质层刻蚀区域和第一掺杂区接触孔上方为第一电极106，形成静电放电保护器件的阳极；层间介质刻蚀区域、第二掺杂区接触孔上方为第二电极107，形成静电放电保护器件的阴极；或者，层间介质层刻蚀区域、第一掺杂区接触孔上方为第一电极106，形成静电放电保护器件的阴极；层间介质刻蚀区域、第二掺杂区接触孔上方为第二电极107，形成静电放电保护器件的阳极。
步骤206，通过塑封CSP封装工艺，在第一电极106上方形成第一金属柱108，在第二电极107上方形成第二金属柱109，以及，在第一金属柱108上方形成第一金属凸点110，在第二金属柱109上方形成第二金属凸点111；
图6示出了本发明实施例经过步骤206处理得到的结构的剖面示意图。如图6所示，本发明实施例中，通过塑封CSP封装工艺流程，在第一电极106与第二电极107上方分别形成第一金属柱108和第二金属柱109。在第一金属柱108与第二金属柱109上方分别形成第一金属凸点110与第二金属凸点111。
步骤207，减薄半导体衬底100的背面、塑封形成六面包封。
图7示出了本发明实施例经过步骤207处理得到的结构的剖面示意图。如图7所示，本发明实施例中，通过半导体衬底100背面减薄、塑封形成六面包封，只露出金属凸点(第一金属凸点110和第二金属凸点111)与六面塑封体112，形成塑封器件(基于塑封CSP封装的静电保护器件)。
本发明实施例中，第一掺杂区104构成开基区NPN双极晶体管的发射区；第一阱区102、半导体外延层101、第二阱区103构成开基区NPN双极晶体管的基区；第二掺杂区105构成开基区NPN双极晶体管的集电区。或者，第二掺杂区105构成开基区NPN双极晶体管的发射区；第一阱区102、半导体外延层101、第二阱区103构成开基区NPN双极晶体管的基区；第一掺杂区104构成开基区NPN双极晶体管的集电区；通过六面塑封体112对开基区NPN双极晶体管进行塑封后得到ESD保护器件。
应当说明的是，在本发明的实施例中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (8)
1.一种制作静电放电保护器件的方法，其特征在于，包括：
在半导体衬底的正面外延生长半导体外延层；
在半导体外延层内通过预设工艺流程同时形成第一阱区以及第二阱区，并对第一阱区和第二阱区进行高温退火；
在第一阱区内通过预设工艺流程形成第一掺杂区，以及，在第三阱区内通过预设工艺流程形成第二掺杂区，并对第一掺杂区与第二掺杂区进行高温退火；
在退火后的第一掺杂区与第二掺杂区的表面形成的层间介质层上，通过预设工艺流程形成掺杂区接触孔；
在掺杂区接触孔溅射金属，以在掺杂区接触孔上方分别形成第一电极以及第二电极；
通过塑封芯片级封装工艺，在第一电极上方形成第一金属柱，在第二电极上方形成第二金属柱，以及，在第一金属柱上方形成第一金属凸点，在第二金属柱上方形成第二金属凸点；
减薄半导体衬底的背面、塑封形成六面包封。
2.根据权利要求1所述的方法，其特征在于，所述半导体衬底、半导体外延层、第一阱区、第二阱区的掺杂类型均为第一掺杂类型，第一掺杂区和第二掺杂区的掺杂类型为与第一掺杂类型相反的第二掺杂类型，第一掺杂类型为N型，第二掺杂类型为P型；或，所述第一掺杂类型为P型，第二掺杂类型为N型。
3.根据权利要求2所述的方法，其特征在于，所述第一阱区的掺杂浓度与第二阱区的掺杂浓度相同，第一掺杂区的掺杂浓度与第二掺杂区的掺杂浓度相同，第一掺杂区的掺杂浓度大于第一阱区的掺杂浓度。
4.根据权利要求1所述的方法，其特征在于，
所述第一掺杂区构成开基区NPN双极晶体管的发射区，第一阱区、半导体外延层、第二阱区构成开基区NPN双极晶体管的基区，第二掺杂区构成开基区NPN双极晶体管的集电区；或者，第二掺杂区构成开基区NPN双极晶体管的发射区，第一阱区、半导体外延层、第二阱区构成开基区NPN双极晶体管的基区，第一掺杂区构成开基区NPN双极晶体管的集电区，通过六面塑封体对开基区NPN双极晶体管进行塑封后，得到所述静电放电保护器件。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述半导体衬底为重掺杂，半导体外延层为轻掺杂，第一阱区为轻掺杂，第一掺杂区为重掺杂。
6.一种静电放电保护器件，其特征在于，包括：半导体衬底、半导体外延层、第一阱区、第二阱区、第一掺杂区、第二掺杂区、第一电极、第二电极、第一金属柱、第二金属柱、第一金属凸点，第二金属凸点和六面塑封体，其中，
半导体外延层位于半导体衬底上方；
第一阱区与相间设置的第二阱区位于半导体外延层中；
第一掺杂区位于第一阱区中，第二掺杂区位于第二阱区中；
第一电极位于第一掺杂区接触孔的上方，第二电极位于第二掺杂区接触孔的上方，第一掺杂区接触孔与第二掺杂区接触孔为在退火后的第一掺杂区与第二掺杂区的表面形成的层间介质层上，通过预设工艺流程分别形成的；
第一金属柱位于第一电极上方，第二金属柱位于第二电极上方；
第一金属凸点位于第一金属柱上，第二金属凸点位于第二金属柱上；
六面塑封体用于对第一金属凸点、第二金属凸点、半导体衬底、半导体外延层进行六面塑封。
7.根据权利要求6所述的静电放电保护器件，其特征在于，所述第一阱区中的第一掺杂区与第二阱区中的第二掺杂区采用叉指结构设计。
8.根据权利要求6或7所述的静电放电保护器件，其特征在于，还包括：第三阱区以及第四阱区，其中，
第三阱区位于第一掺杂区下方，第四阱区位于第二掺杂区下方，第三阱区的掺杂浓度小于第一掺杂区的掺杂浓度，第四阱区的掺杂浓度小于第二掺杂区的掺杂浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010385238.6A CN111430305B (zh) | 2020-05-09 | 2020-05-09 | 一种制作静电放电保护器件的方法及静电放电保护器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111430305A true CN111430305A (zh) | 2020-07-17 |
| CN111430305B CN111430305B (zh) | 2024-05-14 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010385238.6A Active CN111430305B (zh) | 2020-05-09 | 2020-05-09 | 一种制作静电放电保护器件的方法及静电放电保护器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111430305B (zh) |
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-
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