CN204558473U - 一种肖特基二极管器件 - Google Patents
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Abstract
本实用新型公开了一种肖特基二极管器件，包括：N型掺杂半导体衬底、N型掺杂外延层、P型阱区、导电填充层、金属接触层、阳极金属电极及阴极金属电极。本实用新型在保证器件导通压降要求的同时，提高器件的击穿电压，提高器件生产的良率和可靠性。
Description
技术领域
本实用新型属于半导体功率器件技术领域，涉及一种高压功率器件，具体涉及一种快速开关且低导通压降的肖特基二极管器件。
背景技术
肖特基二极管具有低正向压降和快速开关的特点，它作为整流器在开关电源领域广泛使用。
但随着器件反偏电压的增加，在高电场条件下肖特基势垒降低，从而会导致二极管漏电流的增大。为了解决这一问题，传统的做法是在工艺上采用具有高功函数的金属来作为阳极接触，以提高肖特基势垒，但这相应的会引起正向压降的增大，器件的导通功耗也随之增加。人们提出了采用沟槽式结构的肖特基二极管，能实现导通功耗和反向漏电的折中。
沟槽式肖特基二极管的特点是在有源区设置并联的沟槽结构，当器件反向偏置时，沟槽与N型半导体层实现双向耗尽，从而提高器件的击穿电压。相同的工艺条件下，沟槽式肖特基二极管相比传统结构，具有更低的导通压降和更小的反向漏电，在系统工作中导通损耗降低，从而使得最大工作结温增高，提高系统的可靠性。
发明内容
本实用新型提供了一种具有沟槽结构的肖特基二极管器件，在能够保证器件导通压降要求的同时，提高器件的击穿电压。
本实用新型采用的技术方案是：一种肖特基二极管器件，包括：N型掺杂半导体衬底、N型掺杂外延层、P型阱区、导电填充层、金属接触层、阳极金属电极及阴极金属电极；在所述N型掺杂半导体衬底上面设有N型掺杂外延层，在所述N型掺杂外延层的上侧设有导电填充层，所述导电填充层的外侧设有P型阱区；所述P型阱区、导电填充层和部分所述N型掺杂外延层共同构成所述肖特基二极管器件的内部原胞区域；在所述内部原胞区域的上方设有金属接触层，所述金属接触层与所述N型掺杂外延层形成肖特基接触，所述金属接触层与部分所述P型阱区形成欧姆接触；在所述金属接触层上方设有金属导电层，构成了所述肖特基二极管器件的阳极金属电极，在所述N型掺杂衬底的下方设有金属导电层，构成了所述肖特基二极管器件的阴极金属电极，其特征在于，所述P型阱区、导电填充层和所述N型掺杂外延层交替排列组成原胞区域。
进一步地，所述P型阱区由槽腐蚀后进行离子注入工艺形成。
更进一步地，所述导电填充层为多晶硅或金属材料。
更进一步地，所述P型阱区之间的距离以及所述P型阱区和所述N型掺杂外延层之间的浓度比例由该器件所应满足的导通压降和耐压要求共同决定。
更进一步地，所述P型阱区包所述导电填充层底部的距离大于所述P型阱区包所述导电填充层侧壁的距离。
本实用新型具有如下优点：
本实用新型结构中，利用沟槽光刻版带角度离子注入的方法形成P型阱区，在器件反向偏压时与N型外延层实现双向耗尽，并非传统技术中在沟槽淀积绝缘层单向耗尽，从而能提高外延层浓度，保证器件导通压降要求的同时，提高器件的击穿电压；
本实用新型结构中，所述P型阱区包所述导电填充层侧壁的距离较小，能在器件反向耐压时形成有效耗尽，从而减小漏电流；而所述P型阱区包所述导电填充层底部的距离较大，能提高器件的可靠性。
除了上面所描述的目的、特征和优点之外，本实用新型还有其它的目的、特征和优点。下面将参照图，对本实用新型作进一步详细的说明。
附图说明
构成本申请的一部分的附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。
图1是本实用新型实施例的一种肖特基二极管器件的剖面结构图；
图2是本实用新型实施例的一种肖特基二极管器件形成N型掺杂半导体衬底、N型掺杂外延层、P型阱区的结构剖面图；
图3是本实用新型实施例的一种肖特基二极管器件形成N型掺杂半导体衬底、N型掺杂外延层、P型阱区、导电填充层的结构剖面图；
图4是本实用新型实施例的一种肖特基二极管器件形成N型掺杂半导体衬底、N型掺杂外延层、P型阱区、导电填充层、金属接触层的结构剖面图。
附图标记：
1为N型掺杂半导体衬底、2为N型掺杂外延层、3为P型阱区、4为导电填充层、5为金属接触层、6为阳极金属电极及10为阴极金属电极。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
参照图1至图4，如图1至图4所示的一种肖特基二极管器件，包括：N型掺杂半导体衬底1、N型掺杂外延层2、P型阱区3、导电填充层4、金属接触层5、阳极金属电极6及阴极金属电极10；在所述N型掺杂半导体衬底1上面设有N型掺杂外延层2，在所述N型掺杂外延层2的上侧设有导电填充层4，所述导电填充层4的外侧设有P型阱区3；所述P型阱区3、导电填充层4和部分所述N型掺杂外延层2共同构成所述肖特基二极管器件的内部原胞区域；在所述内部原胞区域的上方设有金属接触层5，所述金属接触层5与所述N型掺杂外延层2形成肖特基接触，所述金属接触层5与部分所述P型阱区3形成欧姆接触；在所述金属接触层5上方设有金属导电层，构成了所述肖特基二极管器件的阳极金属电极6，在所述N型掺杂衬底1的下方设有金属导电层，构成了所述肖特基二极管器件的阴极金属电极10，其特征在于，所述P型阱区3、导电填充层4和所述N型掺杂外延层2交替排列组成原胞区域。
所述P型阱区3由槽腐蚀后进行离子注入工艺形成。
所述导电填充层4为多晶硅或金属材料。
所述P型阱区3之间的距离以及所述P型阱区3和所述N型掺杂外延层2之间的浓度比例由该器件所应满足的导通压降和耐压要求共同决定。
所述P型阱区3包所述导电填充层4底部的距离大于所述P型阱区3包所述导电填充层4侧壁的距离。
图1中示出的是单个内部源胞区域的结构，也可以选择成百上千个源胞区域并联组合在一起。
一种肖特基二极管器件的制造方法，包括以下步骤：
S1，一块N型高浓度掺杂硅片，外延生长N型外延层2；
S2，采用浅槽腐蚀工艺形成沟槽，通过角度注入在沟槽两侧和底部形成P型阱区3；
S3，采用填充和平坦化工艺在沟槽内部形成导电填充层4；
S4，然后淀积金属接触层5与N型掺杂外延层2形成肖特基接触；
S5，经过淀积铝工艺，形成阳极金属电极6作为器件的阳极，阴极金属电极10作为器件的阴极，最后进行后续钝化处理。
具体步骤为：
首先，取一块N型高浓度掺杂硅片为衬底1，在所述衬底1上生长N型外延层2，所述外延层2的厚度和浓度会影响器件的反向耐压和正向压降。接着，采用浅槽腐蚀工艺形成沟槽，通过角度离子注入在沟槽两侧和底部形成P型阱区3，如图2所示。所述P型阱区3之间的距离以及P型阱区3和所述N型掺杂外延层之间浓度比例由该器件所应满足的导通压降和耐压要求共同决定。
接着，如图3所示，采用填充工艺在所述沟槽内部形成导电填充层4，然后进行平坦化，所述导电填充层4可以是多晶硅或其它金属材料。
下一步，在硅片表面淀积金属接触层5，它与N型掺杂外延层2形成肖特基接触，如图4所示。所述金属接触层材料可以采用钛、铝、镁、钨、银及其合金和硅化物等。
最后，在所述金属接触层5上淀积导电金属层6，作为器件的阳极。然后对所述衬底1进行减薄，接着金属化形成器件的阴极10，如图1所示。所述导电金属层可以是铝及其合金等材料。
本实用新型结构中，利用沟槽光刻版带角度离子注入的方法形成P型阱区，在器件反向偏压时与N型外延层实现双向耗尽，并非传统技术中在沟槽淀积绝缘层单向耗尽，从而能提高外延层浓度，保证器件导通压降要求的同时，提高器件的击穿电压；
本实用新型结构中，所述P型阱区包所述导电填充层侧壁的距离较小，能在器件反向耐压时形成有效耗尽，从而减小漏电流；而所述P型阱区包所述导电填充层底部的距离较大，能提高器件的可靠性。
以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，
凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (5)
1.一种肖特基二极管器件，其特征在于，包括：N型掺杂半导体衬底（1）、
N型掺杂外延层（2）、P型阱区（3）、导电填充层（4）、金属接触层（5）、阳极金属电极（6）及阴极金属电极（10）；在所述N型掺杂半导体衬底（1）上面设有N型掺杂外延层（2），在所述N型掺杂外延层（2）的上侧设有导电填充层（4），所述导电填充层（4）的外侧设有P型阱区（3）；所述P型阱区（3）、导电填充层（4）和部分所述N型掺杂外延层（2）共同构成所述肖特基二极管器件的内部原胞区域；在所述内部原胞区域的上方设有金属接触层（5），所述金属接触层（5）与所述N型掺杂外延层（2）形成肖特基接触，所述金属接触层（5）与部分所述P型阱区（3）形成欧姆接触；在所述金属接触层（5）上方设有金属导电层，构成了所述肖特基二极管器件的阳极金属电极（6），在所述N型掺杂衬底（1）的下方设有金属导电层，构成了所述肖特基二极管器件的阴极金属电极（10），其特征在于，所述P型阱区（3）、导电填充层（4）和所述N型掺杂外延层（2）交替排列组成原胞区域。
2.根据权利要求1所述的肖特基二极管器件，其特征在于，所述P型
阱区（3）由槽腐蚀后进行离子注入工艺形成。
3.根据权利要求1所述的肖特基二极管器件，其特征在于，所述导电
填充层（4）为多晶硅或金属材料。
4.根据权利要求1所述的肖特基二极管器件，其特征在于，所述P型
阱区（3）之间的距离以及所述P型阱区（3）和所述N型掺杂外延层（2）之间的浓度比例由该器件所应满足的导通压降和耐压要求共同决定。
5.根据权利要求1所述的肖特基二极管器件，其特征在于，所述P型
阱区(3)包所述导电填充层（4）底部的距离大于所述P型阱区(3)包所述导电填充层（4）侧壁的距离。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104810410A (zh) * | 2015-05-08 | 2015-07-29 | 西安西奈电子科技有限公司 | 一种肖特基二极管器件及制造方法 |
| CN111430305A (zh) * | 2020-05-09 | 2020-07-17 | 捷捷半导体有限公司 | 一种制作静电放电保护器件的方法及静电放电保护器件 |
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2015
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| CN111430305B (zh) * | 2020-05-09 | 2024-05-14 | 捷捷半导体有限公司 | 一种制作静电放电保护器件的方法及静电放电保护器件 |
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