CN101540320A

CN101540320A - 一种静电放电保护二极管

Info

Publication number: CN101540320A
Application number: CN200910049639A
Authority: CN
Inventors: 黎坡; 张拥华; 周建华; 彭树根
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-04-21
Filing date: 2009-04-21
Publication date: 2009-09-23

Abstract

一种静电放电保护二极管，属于静电放电保护电路领域。本发明提供的静电放电保护二极管包括半导体衬底、第一导电类型的第一阱区、用于与第一阱区形成PN结的第二导电类型的第二阱区、用于形成所述二极管的电极的第一导电类型的第三阱区、浅沟槽隔离区以及设置于所述浅沟槽隔离区正上方的栅电极层。通过在浅沟槽隔离区的正上方设置栅电极层，控制栅电极层上的电压特性，使浅沟槽隔离区四周、特别是其正下方形成电阻率相对较低的导通沟道，从而使静电放电二极管的正向导通电阻大大降低，静电放电二极管的静电保护效果增加。

Description

一种静电放电保护二极管

技术领域

本发明属于静电放电(Electro-Static Discharge，ESD)保护电路领域，具体涉及一种静电放电保护二极管。

背景技术

静电(Static Electricity)可以说无处不在，任何两个不同材质的物体摩擦，都有可能产生静电。当带有静电的物体，例如人体、测试机台等，接触到IC的金属引脚时所产生的瞬间高压放电，会经由金属引脚影响内部电路，所以经由静电放电所引起的损坏，可能造成电子系统的失效。静电放电保护电路的主要功能是当有静电放电发生时，在静电放电的脉冲未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少静电放电现象所导致的破坏。

习知静电放电保护电路常运用静电放电保护二极管保护内部电路，例如，在内部MOS管的栅两端并联连接一个静电放电保护二极管，使本来加在栅上的静电电压通过静电放电保护二极管回路释放静电。

图1所示为现有技术的静电放电保护二极管结构示意图。如图1所示，该静电放电保护二极管10形成于半导体衬底110上，在半导体衬底110中形成N型的第一阱区120，该第一阱区用于形成二极管；第一阱区120中形成第二阱区130和第三阱区150；其中第二阱区130为P+掺杂形成，P型的第二阱区130与N型第一阱区120共同形成PN结二极管，同时第二阱区130的高掺杂特性可以用作二极管的电极，因此其与二极管外部的阳极160连接；其中第二阱区130为N+掺杂形成，其高掺杂特性可以用作二极管的电极，用于与外部的阴极170连接；第一阱区120中还包括用于绝缘隔离第二阱区130和第三阱区150的浅沟隔离缘(Shallow Trench Insulator，STI)区140，从而能够避免二极管10的两端电极直接连接。二极管10作为ESD器件时，一般只工作在正向导通情况，当阳极160上积累正电荷、阴极170积累负电荷时，瞬间的静电高电压可以使二极管20导通，电流从阳极160，经由第二阱区130、第一阱区120、第三阱区150至阴极170，静电荷可以得到瞬间释放。在实际应用中，以静电放电保护二极管10用来保护MOS管为例，其阳极160和阴极170是分别与MOS的栅的两端连接的，因此，通过静电放电保护二极管10的回路放电，避免了高压静电对MOS的栅的破坏，增强了芯片的可靠性。但是，MOS的栅实际上是与静电放电保护二极管10并联的，静电放电保护二极管10静电释放时的放电速度以及其二极管正向导通压降影响其静电保护的效果，放电速度与二极管正向导通压降又是与该二极管的正向导通电阻息息相关，二极管的正向导通电阻越小，放电速度越快，二极管正向导通压降越小，因此静电对MOS的栅的破坏的可能性越小。继续如图1所示，静电放电保护二极管10在静电作用下正向导通时，由于第一阱区120的掺杂浓度相对较低、以及STI区140的存在(图1中虚线所示为该二极管正向导通时正向导通电阻的形成示意)，导致该二极管导通时的正向导通电阻过大，影响了静电放电保护二极管10的静电保护效果。

该发明从降低静电放电保护二极管的正向导通电阻出发，对图1所示的静电放电保护二极管结构进行了改进。

发明内容

本发明要解决的技术问题是，降低静电放电保护二极管的正向导通电阻。

为解决上述技术问题，本发明提供的静电放电保护二极管，包括：半导体衬底；

第一导电类型的第一阱区，设置于半导体衬底之上；

第二导电类型的第二阱区，设置于第一阱区的上表层，用于与第一阱区形成PN结；

第一导电类型的第三阱区，设置于第一阱区的上表层，用于形成所述二极管的电极；

浅沟槽隔离区，设置于第二阱区与第三阱区之间，用于防止所述第二阱区与第三阱区直接接触导通；

栅电极层，设置于所述浅沟槽隔离区正上方。

根据本发明提供的静电放电保护二极管，其中，所述浅沟槽隔离区的深度分别大于第二阱区与第三阱区的深度、同时小于第一阱区的深度。所述栅电极层为多晶硅栅电极层。在平行于半导体衬底上表面的截面，所述栅电极层的图形面积小于浅沟槽隔离区的图形面积。

作为较佳实施例，所述第一导电类型为N型，第二导电类型为P型；所述第二阱区、栅电极层同时与产生静电正电荷的阳极电连接，所述第三阱区与产生静电负电荷的阴极电连接；所述半导体衬底为P型半导体衬底；所述第一阱区的半导体掺杂浓度范围为10¹⁷cm^-3-10¹⁹cm^-3，所述第二阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3，所述第三阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3。

作为另一实施例，所述第一导电类型为P型，第二导电类型为N型；所述第二阱区、栅电极层都同时与产生静电负电荷的阴极电连接，所述第三阱区与产生静电正电荷的阳极电连接；所述半导体衬底为N型半导体衬底；所述第一阱区的半导体掺杂浓度范围为10¹⁷cm^-3-10¹⁹cm^-3，所述第二阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3，所述第三阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3。

本发明的技术效果是，通过在浅沟槽隔离区的正上方增加栅电极层，控制栅电极层上的电压特性，使浅沟槽隔离区四周、特别是其正下方形成电阻率相对较低的导通沟道，从而使静电放电二极管的正向导通电阻大大降低，静电放电二极管的静电保护效果增加。

附图说明

图1是现有技术的静电放电保护二极管结构示意图；

图2是本发明所提供的静电放电保护二极管实施例剖面示意图；

图3是图2所示静电放电保护二极管实施例的B-B截面示意图；

图4是本发明所提供的静电放电保护二极管又一实施例剖面示意图；

图5是图4所示静电放电保护二极管又一实施例的C-C截面示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图2所示为本发明所提供的静电放电保护二极管实施例剖面示意图，图3所示为图2所示静电放电保护二极管实施例的B-B截面示意图。B-B截面平行于半导体衬底的上表面。该实施例的静电放电保护二极管可以用于保护MOS管栅氧化层，防止其被静电击穿，其具体应用范围不受本发明限制。如图2图3所示，该静电放电保护二极管20包括半导体衬底210、第一阱区220、第二阱区230、第三阱区250以及浅沟槽隔离区240。其中，第一阱区220形成于半导体衬底210上，用于形成二极管，在该实施例中，半导体衬底210为P型时，对半导体衬底210进行N型半导体掺杂，构图形成N型的第一阱区220；图2和图3中只示意性地给出了半导体衬底的一部分，实际上半导体衬底210上除形成静电放电保护二极管20外，还形成很多其它器件。第二阱区230形成于第一阱区220的上表层，可以通过构图对第一阱区220进行P型半导体掺杂，形成P+区，第二阱区230的图形面积小于第一阱区220的图形面积(如图3中所示)，第二阱区230的掺杂深度小于第一阱区220的掺杂深度；因此，第二阱区230与第一阱区220形成P+/N二极管，第二阱区既用作二极管的P端、又用作形成二极管的正向电极。第三阱区250形成于第一阱区220的上表层，可以通过构图对第一阱区220进行N型半导体掺杂，形成N+区，因此第三阱区与第一阱区为同一导电类型掺杂并且其电阻率相对第一阱区低，用作以上所述P+/N二极管的负向电极，从而使二极管的负向电极从第一阱区中引出；第三阱区250的面积同样小于第一阱区220的面积(如图3中所示)，第三阱区250的掺杂深度同样小于第一阱区220的掺杂深度；第三阱区350的具体数量不受本发明限制，在该实施例中为两个，两个第三阱区对称布置于第一阱区中。为了良好控制每个阱区的构图区域形状，在该实施例中采用离子注入的方式掺杂；当半导体衬底210的P型掺杂浓度为10¹⁶cm^-3时，第一阱区220的N型半导体掺杂浓度范围为10¹⁷cm^-3-10¹⁹cm^-3，第二阱区230的P型半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3，第三阱区240的N型半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3。

继续如图2和图3所示，在第二阱区230与第三阱区250之间，构图形成一个浅沟隔离缘(STI)区240，通过浅沟槽隔离区240从而使二者不直接接触，第二阱区与第三阱区的电流必须经过第一阱区导通，从而防止第二阱区与第三阱区直接接触导通；在该实施例中，浅沟槽隔离区240的形状不受本发明限制，可以为图3所示的长方形形状，浅沟槽隔离区的深度分别大于第二阱区230与第三阱区250的深度、小于第一阱区220的深度，浅沟槽隔离区的材料一般为二氧化硅。栅电极层280形成于浅沟槽隔离区240正上方，因此，栅电极层280也不直接与第二阱区230、第三阱区250两者电连接，这样避免了第二阱区230与第三阱区250通过栅电极层280导通，栅电极层280的截面面积(B-B截面)可以等于浅沟槽隔离区240的截面面积，栅电极层280的截面面积也可以小于浅沟槽隔离区240的截面面积，在该实施例中，优选栅电极层280的截面面积小于浅沟槽隔离区240的截面面积。栅电极层280可以为多晶硅材料或金属材料，在该实施例中优选为多晶硅材料。根据MOS管的原理习知，如果在栅电极层280上施加一定的电压，通过沟槽绝缘区240的二氧化硅层，可以实现对沟槽绝缘区以下的第一阱区的载流子浓度进行控制，降低二极管20导通时的正向导通电阻；在该实施例中，当栅电极层280上施加正电压时，N型的第一阱区在290区域中的电子载流子浓度增加，二极管20导通时，在区域290中形成的导电沟道(实线箭头所示)的电阻降低，当然，第一阱区的区域290之外也存储在如虚线所示的导电沟道，这些电流在流过STI的正下方时，STI正下方的导电沟道主要是集中在区域290中，由于STI正下的区域290中的导电沟道的电阻降低，二极管20正向导通电阻能大大减小。在静电放电保护二极管的应用实例中，阳极260与栅电极层280、二极管20的正向电极(第二阱区230)都通过金属栓塞800连接导通，阴极270与二极管20的负向电极(第三阱区250)通过金属栓塞800连接导通；其中，阳极260是定义为产生静电正电荷的电极，阴极270是定义为产生静电负电荷的电极；阳极260同时也与该二极管所保护的MOS管的栅电极连接，阴极270同时也与该二极管所保护的MOS管的衬底连接(图中未示出)，因此实际上，静电放电二极管是与MOS管的栅氧化层并联连接的。当阳极260、阴极270分别存在静电正电荷和负电荷时，二极管正向导通，静电电荷可以依次通过第二阱区、第一阱区、第三阱区的电流通道快速中和，因此MOS管的栅氧化层可以避免静电电压击穿，提高了芯片器件的可靠性，进一步，由于阳极260同时施加正电压在浅沟槽隔离区之上，浅沟槽隔离区240四周的区域290的电子载流浓度增大，形成于第二阱区中的正向导通电阻能够大大减小。以0.36μm厚的二氧化硅STI区为例，当阳极的电压达到10V时，二极管导通时的正向导通电阻能减小10％。因此，二极管导通的压降可以大大降低，降低了与二极管并联的MOS管上的栅电压，从而该实施例的静电放电保护二极管具有更佳的静电保护效果，进一步提高了芯片器件的可靠性。

图4所示为本发明所提供的静电放电保护二极管又一实施例剖面示意图，图5所示为图4所示静电放电保护二极管又一实施例的C-C截面示意图。C-C截面平行于半导体衬底的上表面。如图4图5所示，该静电放电保护二极管30包括半导体衬底310、第一阱区320、第二阱区330、第三阱区350以及浅沟槽隔离区340。其中，第一阱区320形成于半导体衬底310上，用于形成二极管，在该实施例中，半导体衬底310为N型，对半导体衬底210进行P型半导体掺杂，构图形成P型的第一阱区320；图4和图5中只示意性地给出了半导体衬底的一部分，实际上半导体衬底310上除形成静电放电保护二极管30外，还形成很多其它器件。第二阱区330形成于第一阱区320的上表层，可以通过构图对第一阱区320进行N型半导体掺杂，形成N+区，第二阱区330的图形面积小于第一阱区320的图形面积(如图5中所示)，第二阱区330的掺杂深度小于第一阱区320的掺杂深度；因此，第二阱区330与第一阱区320形成N+/P二极管，第二阱区既用作二极管的N端、又用作形成二极管的负向电极。第三阱区350形成于第一阱区320的上表层，可以通过构图对第一阱区320进行P型半导体掺杂，形成P+区，因此第三阱区的与第一阱区为同一导电类型掺杂并且其电阻率相对第一阱区低，用作以上所述N+/P二极管的正向电极，从而使二极管的正向电极从第一阱区中引出；第三阱区350的面积同样小于第一阱区320的面积(如图5中所示)，第三阱区350的掺杂深度同样小于第一阱区320的掺杂深度；第三阱区350的具体数量不受本发明限制，在该实施例中为两个，两个第三阱区对称布置于第一阱区中。为了良好控制每个阱区的构图区域形状，在该实施例中采用离子注入的方式掺杂；当半导体衬底310的N型掺杂浓度为10¹⁶cm^-3时，第一阱区320的P型半导体掺杂浓度范围为10¹⁷cm^-3-10¹⁹cm^-3，第二阱区330的N型半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3，第三阱区340的P型半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3。

继续如图4和图5所示，在第二阱区330与第三阱区350之间，构图形成一个浅沟隔离缘(STI)区340，通过浅沟槽隔离区340从而使二者不直接接触，第二阱区与第三阱区的电流必须经过第一阱区导通，从而防止第二阱区与第三阱区直接接触导通；在该实施例中，浅沟槽隔离区340的形状不受本发明限制，可以为图5所示的长方形形状，浅沟槽隔离区的深度分别大于第二阱区330与第三阱区350的深度、小于第一阱区320的深度，浅沟槽隔离区的材料一般为二氧化硅。栅电极层380形成于浅沟槽隔离区340正上方，因此，栅电极层380也不直接与第二阱区330、第三阱区350两者电连接，这样避免了第二阱区330与第三阱区350通过栅电极层380导通，栅电极层380的截面面积(C-C截面)可以等于浅沟槽隔离区340的截面面积，栅电极层380的截面面积也可以小于浅沟槽隔离区340的截面面积，在该实施例中，优选栅电极层380的截面面积小于浅沟槽隔离区340的截面面积。栅电极层380可以为多晶硅材料或金属材料，在该实施例中优选为多晶硅材料。根据MOS管的原理习知，如果在栅电极层380上施加一定的电压，通过沟槽绝缘区340的二氧化硅层，可以实现对沟槽绝缘区以下的第一阱区的载流子浓度进行控制，降低二极管30导通时的正向导通电阻；在该实施例中，当栅电极层380上施加负电压时，P型的第一阱区在390区域中的空穴载流子浓度增加，二极管30导通时，在区域390中形成的导电沟道(实线箭头所示)的电阻降低，当然，第一阱区的区域390之外也存储在如虚线所示的导电沟道，这些电流在流过STI的正下方时，STI正下方的导电沟道主要是集中在区域390中，由于STI正下的区域390中的导电沟道的电阻降低，二极管30正向导通电阻能大大减小。在静电放电保护二极管的应用实例中，阴极370与栅电极层380、二极管30的负向电极(第二阱区330)都通过金属栓塞800连接导通，阳极360与二极管30的正向电极(第三阱区350)通过金属栓塞800连接导通；其中，阳极360是定义为产生静电正电荷的电极，阴极370是定义为产生静电负电荷的电极；阳极360同时也与该二极管所保护的MOS管的栅电极连接，阴极370同时也与该二极管所保护的MOS管的衬底连接(图中未示出)，因此实际上，静电放电二极管30是与MOS管的栅氧化层并联连接的。当阳极360、阴极370分别存在静电正电荷和负电荷时，二极管正向导通，静电电荷可以依次通过第三阱区、第一阱区、第二阱区的电流通道快速中和，因此MOS管的栅氧化层可以避免静电电压击穿，提高了芯片器件的可靠性，进一步，由于阴极370同时施加负电压在栅电极层380上，浅沟槽隔离区340四周的区域390的电子载流浓度增大，形成于第二阱区中的正向导通电阻能够大大减小。因此，二极管30导通的压降可以大大降低，降低了与二极管并联的MOS管上的栅电压，从而该实施例的静电放电保护二极管具有更佳的静电保护效果，进一步提高了芯片器件的可靠性。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1、一种静电放电保护二极管，包括：

半导体衬底；

第一导电类型的第一阱区，设置于半导体衬底之上；

其特征在于，还包括设置于所述浅沟槽隔离区正上方的栅电极层。

2、根据权利要求1所述的静电放电保护二极管，其特征在于，所述浅沟槽隔离区的深度分别大于第二阱区与第三阱区的深度、小于第一阱区的深度。

3、根据权利要求1所述的静电放电保护二极管，其特征在于，所述栅电极层为多晶硅栅电极层。

4、根据权利要求1所述的静电放电保护二极管，其特征在于，所述第一导电类型为N型，第二导电类型为P型。

5、根据权利要求4所述的静电放电保护二极管，其特征在于，所述第二阱区、栅电极层同时与产生静电正电荷的阳极电连接，所述第三阱区与产生静电负电荷的阴极电连接。

6、根据权利要求4所述的静电放电保护二极管，其特征在于，所述半导体衬底为P型半导体衬底。

7、根据权利要求4所述的静电放电保护二极管，其特征在于，所述第一阱区的半导体掺杂浓度范围为10¹⁷cm^-3-10¹⁹cm^-3，所述第二阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3，所述第三阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3。

8、根据权利要求1所述的静电放电保护二极管，其特征在于，所述第一导电类型为P型，第二导电类型为N型。

9、根据权利要求8所述的静电放电保护二极管，其特征在于，所述第二阱区、栅电极层同时与产生静电负电荷的阴极电连接，所述第三阱区与产生静电正电荷的阳极电连接。

10、根据权利要求8所述的静电放电保护二极管，其特征在于，所述半导体衬底为N型半导体衬底。

11、根据权利要求8所述的静电放电保护二极管，其特征在于，所述第一阱区的半导体掺杂浓度范围为10¹⁷cm^-3-10¹⁹cm^-3，所述第二阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3，所述第三阱区的半导体掺杂浓度范围为10¹⁹cm^-3-10²¹cm^-3。

12、根据权利要求1所述的静电放电保护二极管，其特征在于，在平行于半导体衬底上表面的截面，所述栅电极层的图形面积小于浅沟槽隔离区的图形面积。