WO2023016303A1 - 一种集成电感的沟槽功率器件及其制造方法 - Google Patents

一种集成电感的沟槽功率器件及其制造方法 Download PDF

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赵毅
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Definitions

  • Trench power devices are widely used in the field of power management because of their advantages such as low on-resistance and high integration.
  • the gate terminal is usually equipped with an inductance element to achieve filtering and prevent self-excited interference from causing the device to be turned on.
  • the usual practice is to solder the inductor on the printed circuit board and connect it to the power device through the printed circuit board wire. Therefore, the printed circuit board usually reserves a large area for external inductors, which increases the cost and is not conducive to the miniaturization and integration of electronic equipment.
  • a method for manufacturing a trench power device with an integrated inductor comprising the steps of:
  • Step S2 depositing a silicon dioxide film on the epitaxial layer as a mask required for trench etching
  • Step S8 using chemical mechanical polishing or dry etching to remove the polysilicon outside the trench;
  • Step S18 using ion implantation to dope high-concentration impurities to the bottom of the contact holes, and rapid thermal annealing to activate the impurities to form ohmic contact layers for all the contact holes;
  • Step S19 using physical chemical vapor deposition process to deposit metal titanium and titanium nitride as a bonding layer, and using rapid thermal degradation to form a silicide, then depositing metal tungsten on the silicon substrate, and performing a dry etching process Remove the metal tungsten outside the contact hole, and finally form a tungsten plug in the contact hole;
  • the passivation layer includes silicon nitride or silicon dioxide.
  • Step S2 depositing a silicon dioxide film on the epitaxial layer 2 as a mask 3 required for trench etching.
  • the mask (3) can be prepared by low-temperature chemical vapor deposition or high-temperature furnace tube technology.
  • Step S3 the photoresist is spin-coated on the mask 3 , and the groove patterns on the mask plate are defined on the photoresist by exposing with a photolithography machine.
  • this method needs to define three kinds of grooves at the same time.
  • One is the cellular gate 4, which has the smallest critical dimension and is used to form the gate of the cellular transistor;
  • the second is the interconnected gate trench 5, which is slightly larger in size and is used to realize the gate interconnection of the cellular transistor;
  • the third is the wire coil groove 6 of the integrated inductance, whose size is determined according to the design of the designed inductance, and the minimum is consistent with the grid of the cell, and is used to form the wire coil of the integrated inductance.
  • Step S15 forms the silicon dioxide interlayer dielectric layer 17 by chemical vapor deposition, and the silicon dioxide interlayer dielectric layer 17 can be doped with boron and phosphorus impurities to improve the fluidity of the film and the adsorption of foreign impurities .
  • Step C the preparation of the circuit link layer specifically includes the following steps:

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Abstract

本发明涉及功率器件半导体制造技术领域，公开了一种集成电感的沟槽功率器件的制造方法，包括如下步骤：A、元胞结构和集成电感的制备，B、接触孔的制备，C、电路链接层的制备，D、钝化层的制备；还公开了由上述制造方法得到的一种集成电感的沟槽功率器件。本发明，可以在沟槽功率器件制造的同时制造电感元件，由于没有增加掩模版和芯片面积，成本可控，集成电感的沟槽功率器件可以减少外接电感的使用，从而减小印刷电路板的使用面积，达到降低成本和设备小型化的目的。

Description

一种集成电感的沟槽功率器件及其制造方法 技术领域
本发明涉及功率器件半导体制造技术领域，具体是一种集成电感的沟槽功率器件及其制造方法。
背景技术
为了缩小功率器件的尺寸，改善功率器件的性能，沟槽结构被引入到功率器件中，形成沟槽功率器件。沟槽功率器件是电子电路的重要组成部分，在截止状态时击穿电压高、漏电流小；在导通状态时，导通电阻低，导通管压降低；在开关转换时，开关速度快，并且具有通态损耗、断态损耗和开关损耗小等显著优点，已经成为集成电路等领域的主要功率器件。
沟槽功率器件因具有低导通电阻，高集成度等优点，而被广泛应用于电源管理领域。在具体应用电路设计时，其栅极端通常会搭配电感元件以实现滤波，防止自激干扰造成器件导通等目的。通常的做法是在印刷电路板上焊接电感，通过印刷电路板导线与功率器件相连。因此，印刷电路板通常会留出较大面积用于外接电感，增加了成本也不利于电子设备小型化和集成化。
发明内容
本发明的目的在于提供一种集成电感的沟槽功率器件及其制造方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种集成电感的沟槽功率器件的制造方法，包括如下步骤：
A、元胞结构和集成电感的制备；
B、接触孔的制备；
C、电路链接层的制备；
D、钝化层的制备。
作为本发明进一步的方案：步骤A具体包括如下步骤：
步骤S1、在硅衬底上采取化学气相淀积的方式生长外延层；
步骤S2、在外延层上沉积二氧化硅薄膜作为沟槽蚀刻所需的掩膜；
步骤S3、在掩膜上进行光刻胶旋涂，通过光刻机曝光将掩模版上沟槽图形定义在光刻胶上，从而形成三种沟槽；
步骤S4、在掩膜上形成电路图形后，利用干法蚀刻将电路图形转移到硅衬底上，并通过湿法刻蚀，将光刻胶和掩膜去除掉；
步骤S5、利用高温炉管热氧化工艺在沟槽的侧壁生长一层牺牲氧化层；
步骤S6、通过湿法刻蚀，将牺牲氧化层去除，然后利用高温炉管热氧化工艺生长栅极氧化层；
步骤S7、采用低压化学气相沉积方法在沟槽和硅衬底表面沉积一层多晶硅；
步骤S8、利用化学机械研磨或干法蚀刻以去除沟槽以外的多晶硅；
步骤S9、利用高温炉管热氧化工艺在硅衬底表面生长二氧化硅-氮化硅-二氧化硅复合型薄膜；
步骤S10、采用低压化学气相沉积方法在二氧化硅-氮化硅-二氧化硅复合型薄膜表面沉积一层本征多晶硅；
步骤S11、利用光刻工艺定义出ESD区域；
步骤S12、利用干法蚀刻将ESD区域的电路图形转移到硅衬底上，随后一并去除掉不需要的二氧化硅-氮化硅-二氧化硅复合型薄膜和光刻胶；
步骤S13、利用离子注入形成晶体管体区，然后用高温热退火对晶体管体区掺杂元素进行激活；
步骤S14、利用光刻工艺同时定义出晶体管元胞源极区域，ESD二极管区域和互联栅极区域，并通过离子注入工艺同时对上述区域进行掺杂，随后去除掉光刻胶并通过高温热退火进行掺杂元素激活，最终得到元胞结构和集成电感。
作为本发明进一步的方案：步骤S1、S10和S13中，可以选择掺杂三价元素以制备P型器件或五价元素以制备N型器件，三价元素包括硼元素，所述五价元素包括砷、磷元素。
作为本发明进一步的方案：步骤S3中，三种沟槽包括元胞栅极、互联栅极沟槽和导线线圈沟槽。
作为本发明进一步的方案：步骤S5中，所述牺牲氧化层厚度为10-100nm；步骤S6中，所述栅极氧化层厚度为10-100nm；步骤S7中，所述多晶硅厚度为500-1000nm；步骤S9中，所述二氧化硅-氮化硅的厚度为100-2000nm。
作为本发明进一步的方案：步骤S7中，在淀积的过程中掺杂五价元素或在栅极形成后进行离子注入掺杂三价元素；步骤S14中，离子注入的元素极性与S10中的掺杂元素极性相反。
作为本发明进一步的方案：步骤B具体包括如下步骤：
步骤S15、利用化学气相淀积形成二氧化硅层间介质层；
步骤S16、利用光刻工艺同时定义出源区沟槽接触孔、ESD二极管的两端接触孔、互联栅极接触孔和集成电感一端接触孔；
步骤S17、利用干法蚀刻二氧化硅层间介质层，将步骤S16中形成的全部接触孔图形转移到硅衬底上。
作为本发明进一步的方案：步骤C具体包括如下步骤：
步骤S18、利用离子注入掺杂高浓度杂质到接触孔的底部，快速热退火激活杂质以制作全部接触孔的欧姆接触层；
本次离子注入的元素极性与步骤S13中晶体管体区注入元素极性相同；
步骤S19、利用物理化学气相沉积工艺淀积金属钛，以及氮化钛作为粘结层，并利用快速热退化形成硅化物，随后在硅衬底上淀积金属钨，并通过干法刻蚀工艺去除掉接触孔以外的金属钨，最终在接触孔里形成钨栓；
步骤S20、利用磁控溅射淀积金属铝铜层，随后利用光刻工艺与干法蚀刻 形成电路链接层，确保ESD和集成电感接入沟槽功率器件中。
作为本发明再进一步的方案：步骤D具体包括如下步骤：淀积钝化层，并用光刻工艺和干法蚀刻工艺将焊盘区域蚀刻开，后续可通过在焊盘上打线进行封装；
所述钝化层包括氮化硅或二氧化硅。
一种集成电感的沟槽功率器件，由上述制造方法制备得到。
与现有技术相比，本发明的有益效果是：可以在沟槽功率器件制造的同时制造电感元件，由于没有增加掩模版和芯片面积，成本可控，集成电感的沟槽功率器件可以减少外接电感的使用，从而减小印刷电路板的使用面积，达到降低成本和设备小型化的目的。
附图说明
图1为一种集成电感的沟槽功率器件的俯视结构示意图。
图2-16为一种集成电感的沟槽功率器件的制造方法中步骤A的加工示意图。
图17-19为一种集成电感的沟槽功率器件的制造方法中步骤B的加工示意图。
图20-22为一种集成电感的沟槽功率器件的制造方法中步骤C的加工示意图。
图23为一种集成电感的沟槽功率器件的制造方法中步骤D的加工示意图。
图24为图1中A-A的剖视结构示意图。
图25为图1中B-B的剖视结构示意图。
图中：1-硅衬底、2-外延层、3-掩膜、4-元胞栅极、5-互联栅极沟槽、6-导线线圈沟槽、7-牺牲氧化层、8-栅极氧化层、9-多晶硅、10-二氧化硅-氮化硅-二氧化硅复合型薄膜、11-本征多晶硅、12-ESD区域、13-晶体管体区、14-ESD二极管区域、15-晶体管元胞源极区域、16-互联栅极区域、17-二氧化硅层 间介质层、18-源区沟槽接触孔、19-两端接触孔、20-互联栅极接触孔、21-集成电感一端接触孔、22-欧姆接触层、23-粘结层、24-金属钨、25-金属铝铜层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例中，一种集成电感的沟槽功率器件的制造方法，包括如下步骤：
步骤A、元胞结构和集成电感的制备，具体包括如下步骤：
步骤S1、如图2，在硅衬底1上采取化学气相淀积的方式生长外延层2。根据器件极性的不同，可以选择掺杂三价元素(硼)以制备P型器件或五价元素(砷，磷)以制备N型器件。外延层2根据工作电压的不同，厚度会有微米级的变化。
步骤S2、如图3，在外延层2上沉积二氧化硅薄膜作为沟槽蚀刻所需的掩膜3。该掩膜(3)可由低温化学气相沉积或者高温炉管工艺制备。
步骤S3、如图4，在掩膜3上进行光刻胶旋涂，通过光刻机曝光将掩模版上沟槽图形定义在光刻胶上。特别的，此方法需同时定义三种沟槽。其一为元胞栅极4，其关键尺寸最小，用于形成元胞晶体管的栅极；其二为互联栅极沟槽5，其尺寸稍大，用于实现元胞晶体管的栅极互联；其三为集成电感的导线线圈沟槽6，其尺寸根据设计电感设计而定，最小与元胞栅极一致，用于形成集成电感的导线线圈。
步骤S4、如图5，在掩膜3上形成电路图形后，利用干法蚀刻将电路图形转移到硅衬底1上，并通过湿法刻蚀，将光刻胶和掩膜3去除掉。由于干法蚀刻的特性，关键尺寸较大的互联栅极沟槽5和电感沟槽6会蚀刻得较深， 元胞栅极沟槽4会蚀刻得较浅。
步骤S5、如图6，利用高温炉管热氧化工艺在沟槽侧壁生长一层牺牲氧化层7，其厚度约在10纳米到100纳米，用于沟槽侧壁硅晶格损伤修复和圆润。
步骤S6、如图7，通过湿法刻蚀，将牺牲氧化层7去除，然后利用高温炉管热氧化工艺生长栅极氧化层8。根据应用不同，栅极氧化层8厚度可在10纳米到100纳米之间。
步骤S7、如图8，采用低压化学气相沉积方法在沟槽和硅衬底1表面沉积一层多晶硅9，其厚度在500纳米到1000纳米之间。根据功率器件极性的不同，在淀积的过程中掺杂五价元素或在栅极形成后进行离子注入掺杂三价元素。
步骤S8、如图9，利用化学机械研磨或干法蚀刻以去除沟槽以外的多晶硅9。
步骤S9、如图10，利用高温炉管热氧化工艺在硅衬底表面生长二氧化硅-氮化硅-二氧化硅复合型薄膜10，用作静电保护二极管(ESD)的绝缘隔离层。二氧化硅和氮化硅的厚度在100纳米到2000纳米范围内可调。
步骤S10、如图11，采用低压化学气相沉积方法在二氧化硅-氮化硅-二氧化硅复合型薄膜10表面沉积一层本征多晶硅11，并利用离子注入进行掺杂。根据功率器件极性的不同，离子注入的杂质可以是五价元素(砷，磷)或三价元素(硼)。
步骤S11、如图12，利用光刻工艺定义出ESD区域12。
步骤S12、如图13，利用干法蚀刻将ESD区域12电路图形转移到硅衬底1上，随后一并去除掉不需要的二氧化硅-氮化硅-二氧化硅复合型薄膜10和光刻胶。
步骤S13、如图14，利用离子注入形成晶体管体区13，然后用高温热退 火对晶体管体区13掺杂元素进行激活。根据功率器件极性的不同，离子注入的杂质可以是三价元素(硼)或五价元素(砷，磷)。
步骤S14、如图15，利用光刻工艺同时定义出晶体管元胞源极区域15，ESD二极管区域14和互联栅极区域16，并通过离子注入工艺同时对上述区域进行掺杂，随后去除掉光刻胶并通过高温热退火进行掺杂元素激活。特别的，本次离子注入的元素极性应与S10中的掺杂元素极性相反，以便在ESD区域12形成PN结二极管。
如图16，元胞结构和集成电感已经形成，后续工艺主要是为了制作器件隔绝与金属互连。
步骤B、接触孔的制备，具体包括如下步骤：
步骤S15、如图17，利用化学气相淀积形成二氧化硅层间介质层17，二氧化硅层间介质层17可进行硼磷杂质的掺杂，以提高薄膜流动性与外来杂质的吸附性。
步骤S16、如图18，利用光刻工艺同时定义出源区沟槽接触孔18、ESD二极管的两端接触孔19、互联栅极接触孔20和集成电感一端接触孔21。
步骤S17、如图19，利用干法蚀刻二氧化硅层间介质层17，将全部接触孔图形转移到硅衬底1上。
步骤C、电路链接层的制备，具体包括如下步骤：
步骤S18、如图20，利用离子注入掺杂高浓度杂质到接触孔的底部，快速热退火激活杂质以制作全部接触孔的欧姆接触层22。特别的，本次离子注入的元素极性应与S13中晶体管体区13注入元素极性相同。
步骤S19、如图21，利用物理化学气相沉积工艺淀积金属钛，以及氮化钛作为粘结23，并利用快速热退化形成硅化物。随后在硅衬底1上淀积金属钨24，并通过干法刻蚀工艺去除掉接触孔以外的金属钨24，最终在接触孔里形成钨栓。
步骤S20、如图22，利用磁控溅射淀积金属铝铜层25，随后利用光刻工艺与干法蚀刻形成电路链接层，确保ESD和集成电感接入沟槽功率器件中。
步骤D、钝化层的制备，具体包括如下步骤：如图23，淀积钝化层(氮化硅或二氧化硅)，并用光刻工艺和干法蚀刻工艺将焊盘区域蚀刻开，后续可通过在焊盘上打线进行封装，至此整个工艺流程完成。
参阅图1、图24和图25，最终得到一种集成电感的沟槽功率器件，本发明可以在沟槽功率器件制造的同时制造电感元件，由于没有增加掩模版和芯片面积，成本可控，集成电感的沟槽功率器件可以减少外接电感的使用，从而减小印刷电路板的使用面积，达到降低成本和设备小型化的目的。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

  1. 一种集成电感的沟槽功率器件的制造方法，其特征在于，包括如下步骤：
    A、元胞结构和集成电感的制备；
    B、接触孔的制备；
    C、电路链接层的制备；
    D、钝化层的制备。
  2. 根据权利要求1所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤A具体包括如下步骤：
    步骤S1、在硅衬底上采取化学气相淀积的方式生长外延层；
    步骤S2、在外延层上沉积二氧化硅薄膜作为沟槽蚀刻所需的掩膜；
    步骤S3、在掩膜上进行光刻胶旋涂，通过光刻机曝光将掩模版上沟槽图形定义在光刻胶上，从而形成三种沟槽；
    步骤S4、在掩膜上形成电路图形后，利用干法蚀刻将电路图形转移到硅衬底上，并通过湿法刻蚀，将光刻胶和掩膜去除掉；
    步骤S5、利用高温炉管热氧化工艺在沟槽的侧壁生长一层牺牲氧化层；
    步骤S6、通过湿法刻蚀，将牺牲氧化层去除，然后利用高温炉管热氧化工艺生长栅极氧化层；
    步骤S7、采用低压化学气相沉积方法在沟槽和硅衬底表面沉积一层多晶硅；
    步骤S8、利用化学机械研磨或干法蚀刻以去除沟槽以外的多晶硅；
    步骤S9、利用高温炉管热氧化工艺在硅衬底表面生长二氧化硅-氮化硅-二氧化硅复合型薄膜；
    步骤S10、采用低压化学气相沉积方法在二氧化硅-氮化硅-二氧化硅复合型薄膜表面沉积一层本征多晶硅；
    步骤S11、利用光刻工艺定义出ESD区域；
    步骤S12、利用干法蚀刻将ESD区域的电路图形转移到硅衬底上，随后一并去除掉不需要的二氧化硅-氮化硅-二氧化硅复合型薄膜和光刻胶；
    步骤S13、利用离子注入形成晶体管体区，然后用高温热退火对晶体管体区掺杂元素进行激活；
    步骤S14、利用光刻工艺同时定义出晶体管元胞源极区域，ESD二极管区域和互联栅极区域，并通过离子注入工艺同时对上述区域进行掺杂，随后去除掉光刻胶并通过高温热退火进行掺杂元素激活，最终得到元胞结构和集成电感。
  3. 根据权利要求2所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤S1、S10和S13中，可以选择掺杂三价元素以制备P型器件或五价元素以制备N型器件，三价元素包括硼元素，所述五价元素包括砷、磷元素。
  4. 根据权利要求2所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤S3中，三种沟槽包括元胞栅极、互联栅极沟槽和导线线圈沟槽。
  5. 根据权利要求2所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤S5中，所述牺牲氧化层厚度为10-100nm；步骤S6中，所述栅极氧化层厚度为10-100nm；步骤S7中，所述多晶硅厚度为500-1000nm；步骤S9中，所述二氧化硅-氮化硅的厚度为100-2000nm。
  6. 根据权利要求2所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤S7中，在淀积的过程中掺杂五价元素或在栅极形成后进行离子注入掺杂三价元素；步骤S14中，离子注入的元素极性与S10中的掺杂元素极性相反。
  7. 根据权利要求1所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤B具体包括如下步骤：
    步骤S15、利用化学气相淀积形成二氧化硅层间介质层；
    步骤S16、利用光刻工艺同时定义出源区沟槽接触孔、ESD二极管的两端接触孔、互联栅极接触孔和集成电感一端接触孔；
    步骤S17、利用干法蚀刻二氧化硅层间介质层，将步骤S16中形成的全部接触孔图形转移到硅衬底上。
  8. 根据权利要求1所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤C具体包括如下步骤：
    步骤S18、利用离子注入掺杂高浓度杂质到接触孔的底部，快速热退火激活杂质以制作全部接触孔的欧姆接触层；
    本次离子注入的元素极性与步骤S13中晶体管体区注入元素极性相同；
    步骤S19、利用物理化学气相沉积工艺淀积金属钛，以及氮化钛作为粘结层，并利用快速热退化形成硅化物，随后在硅衬底上淀积金属钨，并通过干法刻蚀工艺去除掉接触孔以外的金属钨，最终在接触孔里形成钨栓；
    步骤S20、利用磁控溅射淀积金属铝铜层，随后利用光刻工艺与干法蚀刻形成电路链接层，确保ESD和集成电感接入沟槽功率器件中。
  9. 根据权利要求1所述的一种集成电感的沟槽功率器件的制造方法，其特征在于，步骤D具体包括如下步骤：淀积钝化层，并用光刻工艺和干法蚀刻工艺将焊盘区域蚀刻开，后续可通过在焊盘上打线进行封装；
    所述钝化层包括氮化硅或二氧化硅。
  10. 一种集成电感的沟槽功率器件，其特征在于，由权利要求1-9任一项所述集成电感的沟槽功率器件的制造方法制备得到。
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