KR101640570B1 - 실리콘 카바이드 트렌치 게이트형 전력 모스 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 드레인 영역을 구성하는 제1 도전형의 실리콘 카바이드 기판과, 실리콘 카바이드 기판의 하부에 형성된 하부 배선층과, 실리콘 카바이드 기판 상에 실리콘 카바이드로 구성된 제1 도전형의 에피층과, 에피층 내에 실리콘 카바이드로 구성된 제2 도전형의 웰 영역과, 웰 영역의 표면보다 낮게 웰 영역에 서로 떨어져 위치하는 게이트 트렌치들에 형성된 트렌치 게이트 패턴들과, 트렌치 게이트 패턴들의 양측벽의 상부 부분에 형성됨과 아울러 웰 영역의 표면보다 낮게 형성된 제1 도전형의 소오스 영역들과, 소오스 영역들 및 트렌치 게이트 패턴들의 상부에 형성된 헤드 절연층들과, 소오스 영역들 사이의 웰 영역에 배치되고 헤드 절연층들의 양측벽에 셀프 얼라인되어 형성된 셀 콘택 영역들과, 셀 콘택 영역들 및 소오스 영역들 상에 형성되어 셀 콘택 영역들과 소오스 영역들과 전기적으로 연결된 상부 배선층을 포함한다.
Description
본 발명은 전력 모스 소자 및 그 제조방법(power metal oxide semiconductor(MOS) device and fabrication method thereof)에 관한 것으로, 보다 상세하게는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자 및 그 제조방법에 관한 것이다.
전력 모스 소자는 대전력을 제어하는 소자로서, 모든 전자기기, 조명기기, 산업기기 등에 널리 사용되며, 사용 용도에 따라 사양이 다르다. 보통 전류를 수 암페어 내지 수백 암페어, 그리고 항복전압이 수십 볼트 내지 수천 볼트 정도가 된다. 전력 모스 소자는 우선 고내압이 확보되어야 하고, 도통(on)시 낮은 도통 저항(Ron)을 가져야 하고, 아울러서 외부 교란에 대한 안정성이 확보되어야 한다.
도통 저항(Ron)은 동작시 소자 자체의 내부 발열로 나타나기 때문에 이를 최소화해야 한다. 특히, 실리콘 카바이드 기판을 이용하는 전력 모스 소자(실리콘 카바이드 전력 모스 소자)는 실리콘 기판을 이용하는 전력 모스 소자(실리콘 전력 모스 소자)에 비하여 상부 능동 소자인 모스 트랜지스터의 전자 이동도가 작아 도통 저항이 높다.
더욱이, 실리콘 카바이드 전력 모스 소자는 도통시 상부 모스 트랜지스터에 외부(칩 바닥) 드레인의 고전압의 일부가 인가되기 때문에 안정된 동작 영역(SOA, safe operation area)도 작아질 수 있다.
본 발명이 해결하려는 과제는 도통 저항을 낮추고 안정된 동작 영역을 가질 수 있는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 상술한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 신규한 제조 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시예에 의한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 드레인 영역을 구성하는 제1 도전형의 실리콘 카바이드 기판; 상기 실리콘 카바이드 기판의 하부에 형성된 하부 배선층; 상기 실리콘 카바이드 기판 상에 실리콘 카바이드로 구성된 상기 제1 도전형의 에피층; 상기 에피층 내에 상기 실리콘 카바이드로 구성된 상기 제1 도전형과 반대의 제2 도전형의 웰 영역; 상기 웰 영역의 표면보다 낮게 상기 웰 영역에 서로 떨어져 위치하는 게이트 트렌치들에 형성된 트렌치 게이트 패턴들; 상기 트렌치 게이트 패턴들의 양측벽의 상부 부분에 형성됨과 아울러 상기 웰 영역의 표면보다 낮게 형성된 상기 제1 도전형의 소오스 영역들; 상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 및 트렌치 게이트 패턴들의 상부에 형성된 헤드 절연층들; 상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 사이의 상기 웰 영역에 배치되고 상기 헤드 절연층들의 양측벽에 셀프 얼라인되어 형성된 셀 콘택 영역들; 및 상기 셀 콘택 영역들 및 상기 소오스 영역들 상에 형성되어 상기 셀 콘택 영역들과 상기 소오스 영역들과 전기적으로 연결된 상부 배선층을 포함한다.
본 발명의 일 실시예에 있어서, 상기 게이트 트렌치들은 상기 에피층에도 연장되어 형성되어 있고, 상기 에피층에 연장되어 형성된 게이트 트렌치들의 바닦에는 보강 절연층들이 형성되어 있다.
본 발명의 일 실시예에 있어서, 상기 트렌치 게이트 패턴들, 상기 소오스 영역들, 상기 헤드 절연층들 및 상기 셀 콘택 영역들과 떨어져서 상기 웰 영역 및 에피층에 전기적 격리 트렌치가 형성되어 있고, 상기 웰 영역의 표면 및 상기 전기적 격리 트렌치 내에는 전기적 격리 절연층이 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 헤드 절연층들은 상기 셀 콘택 영역들 사이에 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 셀 콘택 영역들은, 상기 헤드 절연층들의 양측벽에 셀프얼라인되어 상기 웰 영역 상에 형성된 콘택 트렌치들에 매립된 콘택 플러그들을 포함할 수 있다.
본 발명의 일 실시예에 의한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 제조방법은 드레인 영역을 구성하는 제1 도전형의 실리콘 카바이드 기판을 준비하는 단계; 상기 실리콘 카바이드 기판 상에 실리콘 카바이드로 구성된 상기 제1 도전형의 에피층을 형성하는 단계; 상기 에피층에 상기 제1 도전형과 반대의 제2 도전형의 웰 영역을 형성하는 단계; 상기 웰 영역의 일부 영역을 선택적으로 식각하여 서로 떨어져 위치하는 복수개의 게이트 트렌치들 및 상기 게이트 트렌치들의 양측벽의 상부 부분에 상기 웰 영역의 표면보다 낮게 소오스 영역들을 형성하는 단계; 상기 게이트 트렌치들 내에 상기 소오스 영역들과 접하면서 상기 웰 영역의 표면보다 낮게 트렌치 게이트 패턴들을 형성하는 단계; 상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 및 트렌치 게이트 패턴들의 상부에 헤드 절연층들을 형성하는 단계; 상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 사이의 상기 웰 영역을 상기 헤드 절연층들의 양측벽에 셀프 얼라인되도록 식각하여 콘택 트렌치들을 형성하는 단계; 상기 콘택 트렌치들 내에 매립되는 셀 콘택 영역들을 형성하는 단계; 및 상기 실리콘 카바이드 기판의 하부에 하부 배선층을 형성하고, 상기 셀 콘택 영역들, 헤드 절연층들 및 소오스 영역들 상에 상부 배선층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 게이트 트렌치들 및 소오스 영역들을 형성하는 단계는, 상기 웰 영역의 일부 영역을 선택적으로 식각하여 넓은 폭의 제1 트렌치들을 형성하는 단계와, 상기 제1 트렌치들 내에 상기 제1 도전형의 예비 소오스 영역을 형성하는 단계와, 상기 제1 트렌치들의 하부의 상기 예비 소오스 영역 및 웰 영역을 선택적으로 식각하여 상기 제1 트렌치들보다 좁은 폭의 제2 트렌치들을 형성함과 아울러 상기 제2 트렌치들의 양측벽의 상부 부분에 상기 소오스 영역들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 트렌치들을 형성할때 상기 제2 트렌치들은 상기 에피층 내에도 형성하고, 상기 에피층 내의 제2 트렌치들의 바닦에는 보강 절연층을 더 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 트렌치 게이트 패턴들의 형성 단계는 상기 게이트 트렌치들 내에 게이트 절연층들을 형성하는 단계를 포함하고, 상기 게이트 절연층들은 상기 게이트 트렌치들의 양측벽의 실리콘 카바이드층을 열산화하는 단계와, 상기 게이트 트렌치들 내에 폴리실리콘층을 형성한 후 열산화하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 트렌치 게이트 패턴들을 형성하는 단계 후에 상기 트렌치 게이트 패턴들과 떨어져서 상기 웰 영역 및 에피층을 선택적으로 식각하여 전기적 격리 트렌치를 형성하는 단계와, 상기 전기적 격리 트렌치를 매립하면서 상기 웰 영역의 표면 상에 상기 전기적 격리 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 셀 콘택 영역을 셀프 얼라인 트렌치 콘택 영역으로 구비함으로써 셀 어레이 영역을 고밀도화할 수 있어 도통 저항을 최소화할 수 있고, 내부 발열도 억제할 수 있다.
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 콘택 플러그들이 웰 영역 바닥 근처까지 확장되어 형성되므로 콘택 면적을 증가시킬 수 있다. 이에 따라, 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 웰 전압의 플로팅을 방지하고 소오스 영역들로 주입되는 잉여 정공을 흡입하여 기생 바이폴라 동작을 방지할 수 있고, 드레인 영역, 즉 기판으로 유입되는 과도 전압의 교란에 대한 내성을 증가시킬 수 있다.
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 콘택 플러그들이 웰 영역 바닥 근처까지 확장되어 있으므로 방열 효율을 개선할 수 있다. 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 트렌치 게이트 패턴들의 하부에 두꺼운 보강 절연층들이 채워져 있어 게이트 절연층들의 수직 전장(전계)을 줄여 누설 전류를 줄일 수 있다.
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 웰 영역 및 에피층에 넓은 전기적 격리 트렌치를 형성하고, 전기적 격리 트렌치 내부에 전기적 격리 절연층을 채움으로써 단위 셀들 사이를 용이하게 격리할 수 있다.
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 실리콘 카바이드 열산화 및 폴리실리콘 열산화 공정을 통하여 양질의 게이트 절연층들을 형성할 수 있다. 이에 따라, 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 게이트 절연층들을 통한 누설 전류가 억제되고, 모스 트랜지스터의 채널 전자 이동도가 개선되어 도통 저항을 작게 할 수 있다.
도 1은 본 발명의 일 실시예에 의한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 게이트 레벨에서의 평면도이다.
도 2는 도 1의 II-II에 따른 셀 어레이 영역(CA)을 설명하기 위한 요부 단면도이다.
도 3은 도 1의 III-III에 따른 게이트 연장 영역(GE)을 설명하기 위한 요부 단면도이다.
도 4 내지 도 18은 본 발명의 일 실시예에 의한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1의 II-II에 따른 셀 어레이 영역(CA)을 설명하기 위한 요부 단면도이다.
도 3은 도 1의 III-III에 따른 게이트 연장 영역(GE)을 설명하기 위한 요부 단면도이다.
도 4 내지 도 18은 본 발명의 일 실시예에 의한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다.
예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 및 복수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 단수 및 복수의 형태를 모두 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
먼저, 본 발명에 이용되는 실리콘 카바이드(SiC) 반도체 재료를 설명한다. 실리콘 카바이드는 전력 반도체 재료로서의 우수한 물질 특성을 갖고 있는데 특히 절연 파괴 전계가 약 3ㅧ106V/㎝로 실리콘의 약 10배이고, 에너지 밴드갭은 약 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cm·K으로 실리콘의 약 3배일 수 있다. 실리콘 카바이드는 실리콘에 비하여 높은 항복전압을 가지면서도 손실은 적고 열방출특성은 우수하며 고온 및 고방사환경에서도 사용 가능한 반도체 재료라고 정의할 수 있다.
이에 따라, 실리콘 카바이드 기판을 이용한 실리콘 카바이드 전력 모스 소자는 실리콘 기판을 이용한 실리콘 전력 모스 소자와 비교하여 동일한 항복 전압에서 에피층(드리프트(drift)층)의 두께를 1/10로 줄일 수 있고, 에피층의 농도도 실리콘 전력 모스 소자에 비하여 약 100배 증가시킬 수 있다. 결과적으로, 실리콘 카바이드 전력 모스 소자는 실리콘 전력 모스 소자와 비교하여 동일한 항복 전압을 구현하면서도 두께를 1/10로 줄일 수 있고 비저항도 작게 가져갈 수 있다.
그런데, 실리콘 카바이드 전력 모스 소자는 앞서 설명한 바와 같이 실리콘 전력 모스 소자에 비하여 에피층의 저항은 작지만 상부 능동 소자인 모스 트랜지스터의 전자 이동도가 작아 도통 저항이 높다. 또한, 실리콘 카바이드 전력 모스 소자는 도통시 상부 모스 트랜지스터에 외부(칩 바닦) 드레인 영역의 고전압의 일부가 인가되기 때문에 안정된 동작 영역(SOA, safe operation area)도 작아질 수 있다.
따라서, 본 발명자들은 실리콘 카바이드 전력 모스 소자에 있어서 도통 저항을 줄이고자 능동 소자인 모스 트랜지스터의 밀도(집적도)를 높일 수 있는 트렌치 게이트형 전력 모스 소자를 개발하였다. 이하에서, 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 실리콘 카바이드(SiC) 기판 상에 구현되고 트렌치 게이트를 갖는 전력 모스 소자를 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 게이트 레벨에서의 평면도이다.
구체적으로, 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 셀 어레이 영역(CA, cell array region)과 셀 어레이 영역(CA)의 트렌치 게이트(137)가 연장되는 게이트 연장 영역(GE, gate extension region)을 포함할 수 있다. 도 1은 셀 어레이 영역(CA)의 일부만을 도시한 것이며, 셀 어레이 영역(CA)은 셀 영역을 포함할 수 있다. 셀 영역을 제외한 부분은 소자를 전기적으로 격리하기 위한 전기적 격리 영역일 수 있다.
셀 어레이 영역(CA)에서 Y축 방향으로 스트라이프(stripe, 줄무늬) 형태로 트렌치 게이트(137, TG)가 배치되어 있다. 트렌치 게이트(137)는 불순물이 도핑된 폴리실리콘층으로 구성될 수 있다. 트렌치 게이트(137)의 양측으로 Y축 방향으로 게이트 절연층(135)이 배열되어 있다. 게이트 절연층(135)은 산화층으로 구성될 수 있다. 트렌치 게이트(137) 및 게이트 절연층(135)은 트렌치 게이트 패턴(139)을 구성한다. 게이트 절연층(135)의 일측, 즉 X축 방향에 소오스 영역들(111, n+(S))이 배열되어 있다. 소오스 영역(111)은 Y축 방향으로 연장되어 있으며, 제1 도전형, 예컨대 n+ 불순물 영역일 수 있다.
셀 어레이 영역(CA)에서 소오스 영역(111)의 일측, 즉 X축 방향에 셀 콘택 영역들(BCT)이 배열될 수 있다. 셀 콘택 영역들(BCT)은 Y축 방향으로 연장되어 있다. 셀 콘택 영역들(BCT)은 후술하는 바와 같이 콘택 트렌치들(도 2의 153)에 형성되는 콘택 플러그들(도 2의 155)일 수 있다. 셀 콘택 영역들(BCT)은 바디 콘택 영역들(body contact area)이며, 제1 도전형과 반대인 제2 도전형, 즉 p형의 웰 영역에 콘택되는 부분일 수 있다.
게이트 연장 영역(GE)은 Y축 방향의 셀 어레이 영역(CA)의 일측에 배치될 수 있다. 게이트 연장 영역(GE)은 X축 방향으로 연장되어 있다. 게이트 연장 영역(GE)의 트렌치 게이트(137e)는 셀 어레이 영역(CA)에서 연장될 수 있다. 게이트 연장 영역(GE)의 트렌치 게이트(137e)는 Y축 방향으로 연장되어 배치될 수 있다. 도 1에서, 참조번호 105는 제2 도전형의 웰 영역일 수 있다. 도 1에서, Z축은 지면에 수직하게 향하는 방향일 수 있다.
도 2는 도 1의 II-II에 따른 셀 어레이 영역(CA)을 설명하기 위한 요부 단면도이고, 도 3은 도 1의 III-III에 따른 게이트 연장 영역(GE)을 설명하기 위한 요부 단면도이다.
구체적으로, 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 실리콘 카바이드 기판(101). 예컨대 제1 도전형인 n+ 실리콘 카바이드 기판을 이용하여 구현될 수 있다. 실리콘 카바이드 기판(101)을 제2 도전형, 즉 p+ 기판으로 구성할 경우, 후술하는 에피층, 웰 영역, 소오스 영역들, 및 드레인 영역의 도전형은 하기 설명된 것과 반대의 도전형일 수 있다.
실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 실리콘 카바이드 기판(101), 예컨대 제1 도전형인 n+ 실리콘 카바이드 기판 상에 에피층(103), 예컨대 n-에피층(n-드리프트층)이 형성될 수 있다. 에피층(103)은 실리콘 카바이드로 구성될 수 있고, n+ 실리콘 카바이드 기판(101) 상에 에피 성장하여 형성할 수 있다. 제1 도전형으로 구성된 실리콘 카바이드 기판(101)은 드레인 영역으로 이용될 수 있다. 실리콘 카바이드 기판(101)의 하부에는 하부 배선층(159)이 형성될 수 있다. 하부 배선층(159)은 금속층으로 구성될 수 있다.
에피층(103)의 일부 영역에는 제1 도전형과 반대의 제2 도전형의 웰 영역(105), 예컨대 p-웰 영역이 형성될 수 있다. 웰 영역(105) 및 에피층(103) 내에 전기적 격리 트렌치(145, electrical isolation trench)가 형성될 수 있다. 에피층(103) 및 웰 영역(105)의 일부 영역에는 전기적 격리 절연층(152)이 형성될 수 있다. 전기적 격리 절연층(152)은 웰 영역(105)의 표면 및 전기적 격리 트렌치(145)에 매립되어 형성될 수 있다. 전기적 격리 트렌치(145) 및 전기적 격리 절연층(152)이 형성되는 영역은 셀 영역들을 서로 격리하기 위한 전기적 격리 영역일 수 있다.
웰 영역(105)에는 표면(105s)보다 낮게 서로 떨어져 위치하는 복수개의 게이트 트렌치들(129)이 형성될 수 있다. 게이트 트렌치들(129)의 내벽에는 게이트 절연층들(135)이 형성될 수 있다. 게이트 트렌치들(129) 내의 게이트 절연층들(135) 상에는 게이트 트렌치들(129)을 매립하도록 트렌치 게이트들(137)이 형성될 수 있다. 트렌치 게이트들(137) 및 게이트 절연층들(135)은 트렌치 게이트 패턴들(139)을 구성한다.
게이트 트렌치들(129)은 에피층(103)에도 연장되어 형성되어 있을 수 있다. 에피층(103)에 연장된 게이트 트렌치들(129)의 바닦에는 보강 절연층들(131)이 형성되어 있다. 이에 따라, 트렌치 게이트 패턴들(139) 하부에 형성된 두꺼운 보강 절연층들(131)은 게이트 절연층들(135)의 수직 전장(전계)을 줄여 누설 전류를 줄일 수 있다.
게이트 절연층들(135)은 후술하는 바와 같이 실리콘 카바이드의 열산화 및 폴리실리콘의 열산화 공정을 통하여 형성할 수 있다. 이렇게 게이트 절연층들(135)을 형성할 경우, 단순하게 실리콘 카바이드의 열산화를 통하는 것보다 양질의 게이트 절연층들을 형성할 수 있다. 이에 따라, 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 게이트 절연층들(135)을 통한 누설 전류가 억제되고 모스 트랜지스터의 채널 전자 이동도가 개선되어 도통 저항을 작게 할 수 있다.
트렌치 게이트 패턴들(139)의 양측벽의 상부 부분에는 제1 도전형의 소오스 영역들(111)이 형성될 수 있다. 소오스 영역(111)은 웰 영역(105)에 제1 도전형의 불순물을 주입하여 형성한 n+ 불순물 영역일 수 있다. 웰 영역(105)의 소오스 영역들(111) 및 트렌치 게이트 패턴들(139)의 상부에는 헤드 절연층들(151)이 형성될 수 있다. 헤드 절연층들(151)은 콘택 플러그들(155)을 형성하는데 이용될 수 있다. 헤드 절연층들(151)은 산화층으로 형성될 수 있다.
트렌치 게이트 패턴들(139)의 양측벽의 상부 부분에 형성된 소오스 영역들(111) 사이에는 소오스 영역(111)보다 높게 복수개의 셀 콘택 영역들(BCT)이 형성될 수 있다. 셀 콘택 영역들(BCT)은 웰 영역(119)의 하부에 근접하여 형성될 수 있다. 셀 콘택 영역들(BCT)은 웰 영역(105) 및 소오스 영역들(111)에 전기적으로 연결되는 바디 콘택 영역일 수 있다.
셀 콘택 영역들(BCT)은 헤드 절연층들(151)의 양측벽에 셀프 얼라인되어 형성된 셀프 얼라인 트렌치 콘택 영역일 수 있다. 셀 콘택 영역들(BCT)은 헤드 절연층들(151)의 양측벽에 셀프얼라인(self-align)되어 형성된 콘택 트렌치들(153)에 매립된 콘택 플러그들(155)을 포함할 수 있다. 콘택 플러그들(155)은 소오스 영역(111)보다 높게 형성될 수 있다. 콘택 플러그들(155)은 텅스텐 플러그로 구성될 수 있다. 헤드 절연층(151)은 콘택 플러그들(155) 사이를 절연하도록 형성될 수 있다. 헤드 절연층들(151)은 셀 콘택 영역들(BCT) 사이에 형성되어 있다.
헤드 절연층들(151) 및 셀 콘택 영역들(BCT) 상에는 상부 배선층(157)이 형성될 수 있다. 상부 배선층(157)은 알루미늄층으로 형성될 수 있다. 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 도 2의 화살표로 표시한 바와 같이 소오스 영역들(11)에서 드레인 영역을 구성하는 기판(101) 측으로 수직 방향으로 캐리어, 즉 전자가 이동될 수 있다.
그리고, 도 3에 도시한 바와 같이 게이트 연장 영역(도 1의 GE)의 트렌치 게이트(137e)는 보강 절연층(131) 상부에 형성될 수 있다. 트렌치 게이트(137e)의 상부에는 절연층(147)에 의하여 한정된 개구부(148)가 형성되어 있다. 개구부(148) 상에는 상부 배선층(157)이 형성되어 트렌치 게이트(137e)와 전기적으로 연결될 수 있다. 도 3에서 편의상 게이트 절연층은 도시하지 않는다.
이상 설명한 바와 같이 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 트렌치 게이트들(137)은 웰 영역(105)의 표면(105s)보다 높이가 낮은 리세스 트렌치 게이트들이고, 셀 콘택 영역들(BCT)은 헤드 절연층들(151)의 양측벽에 셀프 얼라인되어 형성된 셀프 얼라인 트렌치 콘택 영역들이다. 셀 콘택 영역들(BCT)은 웰 영역(105)의 바닥 부근까지 형성된 콘택 트렌치들(153)에 매립된 콘택 플러그(155)를 포함할 수 있다.
이와 같이 구성되는 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 셀 콘택 영역들(BCT)을 셀프 얼라인 트렌치 콘택 영역으로 구비함으로써 셀 어레이 영역을 고밀도화할 수 있어 도통 저항을 최소화할 수 있고, 내부 발열도 억제할 수 있다.
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 콘택 플러그들(155)이 웰 영역(105) 바닥 근처까지 확장되어 형성되므로 콘택 면적을 증가시킬 수 있다. 이에 따라, 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 웰 전압의 플로팅을 방지하고, 소오스 영역들(111)로 주입되는 잉여 정공을 흡입하여 기생 바이폴라 동작을 방지할 수 있고, 드레인 영역, 즉 기판(101)으로 유입되는 과도 전압의 교란에 대한 내성을 증가시킬 수 있다. 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 콘택 플러그들(155)이 웰 영역(105) 바닥 근처까지 확장되어 있으므로 방열 효율을 개선할 수 있다.
본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자는 웰 영역(105) 및 에피층(103)에 넓은 전기적 격리 트렌치(145)를 형성하고, 전기적 격리 트렌치(145) 내부에 전기적 격리 절연층(152)을 채움으로써 단위 셀들을 용이하게 격리할 수 있다.
이하에서는 본 발명의 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 제조 방법을 예시적으로 설명한다. 이하 제조 방법은 다양한 방법이 있을 수 있으며, 그 일예를 도시한다.
도 4 내지 도 18은 본 발명의 일 실시예에 의한 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 실리콘 카바이드 기판(101)을 준비한다. 실리콘 카바이드 기판(101)은 실리콘 카바이드 웨이퍼일 수 있다. 실리콘 카바이드 기판(101)은 제1 도전형, 즉 n+ 실리콘 카바이드 기판일 수 있다. 실리콘 카바이드 기판(101)은 질소(N)나 인(Phosphorus)이 도핑되어 있을 수 있다. 기판(101)의 두께는 600㎛ 내지 700㎛일 수 있다. 실리콘 카바이드 기판(101)은 드레인 영역을 구성할 수 있다.
실리콘 카바이드 기판(101) 상에 제1 도전형의 에피층(103, epitaxial layer)을 형성한다. 에피층(103)은 실리콘 카바이드 기판(101)상에서 격자 정합이 되게 성장한 단결정의 실리콘 카바이드층일 수 있다. 에피층(103)은 제1 도전형, 즉 n-에피층일 수 있다. 에피층(103)은 질소나 인이 도핑되어 있을 수 있다.
에피층(103)은 상부 모스 능동 소자에 대응하는 하부의 전자 표류층(n-drift)에 해당하며 수동 소자로서 저항체일 뿐만 아니라 여기서 드레인 영역에서 인가되는 고전압을 견디고 지탱하는 역할을 담당할 수 있다. 에피층(103)은 성장시 동작 전압, 예컨대 1200V 내지 2000V급에 따라서 질소(N)나 인(phosphorus)을 6E14/cm3 내지 3E15/cm3 정도로 도핑할 수 있다. 에피층(103)의 두께는 동작 전압에라 15㎛ 내지 50㎛ 정도일 수 있다.
에피층(103) 상에 제2 도전형의 웰 영역(105)을 형성한다. 웰 영역(105)은 에피층(103) 상에 실리콘 카바이드 단결정을 에피 성장시켜 웰 영역(105)을 형성한다. 웰 영역(105)은 제2 도전형의 불순물, 즉 알루미늄(Al)이나 붕소(boron)를 도핑하여 형성할 수 있다. 웰 영역(105)에 도핑되는 불순물의 도핑농도는 1.2E17/cm3 내지 1.8E17/cm3정도일 수 있다. 웰 영역(105)의 두께는 2㎛ 내지 3㎛ 정도일 수 있다.
웰 영역(105) 상에 제1 절연층(107-1)을 형성한다. 제1 절연층(107-1)은 실리콘 카바이드 산화층일 수 있다. 제1 절연층(107-1)의 두께는 5000Å 정도의 두께일 수 있다. 제1 절연층(107-1)은 TEOS(tetraethly orthosilicate) 산화층을 CVD(chemical vopor deposition) 성장법으로 증착하여 형성할 수 있다. 제1 절연층(107-1)은 표면을 보호하는 역할을 수행하며, 후속의 이온주입(ion implant)시 마스킹 역할을 수행할 수 있다.
도 5를 참조하면, 제1 절연층(107-1) 상에 제1 감광 패턴(109, PR)을 형성한다. 이어서, 제1 감광 패턴(109)을 이용하여 제1 절연층(107-1) 및 웰 영역(105)의 일부를 선택적으로 식각함으로써 제1 절연 패턴(107)을 형성함과 아울러 웰 영역(105)의 표면을 리세스시킨다. 웰 영역(105)의 리세스 깊이는 웰 영역(105)의 두께에 정할 수 있으며, 예컨대 0.5㎛ 정도일 수 있다.
이어서, 제1 감광 패턴(109) 및 제1 절연 패턴(107)을 마스킹막으로 하여 제1 도전형의 불순물을 주입하여 소오스 불순물 영역(111-1)을 형성한다. 소오스 불순물 영역(111-1)은 질소(N2)나 인(P)을 이온주입(ion implantation)하여 형성하며, 주입하는 농도는 2E15/cm3 정도일 수 있다.
도 6 및 도 7을 참조하면, 도 6에 도시한 바와 같이 제1 감광 패턴(109)을 제거한 후, 웰 영역(105) 및 소오스 불순물 영역(111-1)을 덮도록 보호층(117)을 형성한다. 보호층(117)은 질화 알루미늄(AlN)층(113) 및 질화보론(BN)층(115)을 순차적으로 형성하여 형성할 수 있다. 보호층(117)은 하나의 층으로 형성할 경우에는 흑연(graphite)층으로 형성할 수 있다. 보호층(117)은 실리콘 카바이드로 구성된 웰 영역(105)에 이온주입된 불순물, 즉 질소(N2)나 인(P)을 열처리하여 활성화(activation)할 때 상부로 실리콘이나 도핑된 원소들이 유출되지 않도록 보호용 덮게(capping)막일 수 있다.
도 7에 도시한 바와 같이, 소오스 불순물 영역(111-1) 내의 불순물을 활성화하여 예비 소오스 영역(111-2)을 형성한다. 활성화 공정은 실리콘 카바이드에 이온주입된 도핑 원소들이 덮게 보호층(117)의 보호 아래 고온에서 열처리하는 공정이다. 활성화 열처리 공정은 웰 영역(105) 내부에 주입된 도핑 원소, 예컨대 질소나 인이 실리콘 카바이드의 결정 원소의 자리에 들어가서 n+ 불순물 영역으로 역할을 하게끔 하기 위한 것이다. 활성화 열처리 공정은 1650℃ 정도의 고온 및 질소 분위기에서 수행한다. 활성화 열처리 후에는 보호층(117)은 제거한다.
도 8 및 도 9를 참조하면, 도 8에 도시한 바와 같이 웰 영역(105) 및 예비 소오스 영역(111-2) 상에 제2 절연 물질층 및 제2 감광 패턴(121)을 순차적으로 형성한다. 이어서, 제2 감광 패턴(121)을 식각 마스크로 제2 절연 물질층을 식각함으로써 예비 소오스 영역(111-2)을 노출하는 제2 절연 패턴(119)을 형성한다. 제2 절연 패턴(119)을 형성할 때 예비 소오스 영역(111-2)을 노출하는 넓은 제1 트렌치(123)가 형성될 수 있다.
도 9에 도시한 바와 같이, 제2 감광 패턴(121)을 제거한다. 이어서, 넓은 제1 트렌치(123)의 양측벽에 측벽 절연층(125)을 형성한다. 측벽 절연층(125)은 TEOS 산화층으로 형성할 수 있다.
측벽 절연층(125)은 제2 절연 패턴(119)이 형성된 기판의 전면에 TEOS 산화층을 약 0.5㎛의 두께로 형성한 후 이방성 식각함으로써 넓은 제1 트렌치(123) 내부의 양측벽에 약 0.35㎛ 두께로 형성할 수 있다. 측벽 절연층(125)의 형성으로 인하여 측벽 절연층(125) 내부는 제1 트렌치(123)보다 폭이 작은 제2 트렌치(127)가 형성될 수 있다.
도 10 및 도 11을 참조하면, 도 10에 도시한 바와 같이 제2 절연층 패턴(119) 및 측벽 절연층(125)을 식각 마스크로 웰 영역(105)을 식각하여 게이트 트렌치(129)를 형성한다. 게이트 트렌치(129)를 형성할 때, 예비 소오스 영역(111-2)도 식각되어 게이트 트렌치(129)의 양측벽 상부에 소오스 영역(111)이 형성된다.
게이트 트렌치(129)의 폭은 제2 트렌치(127)의 폭과 동일할 수 있다. 게이트 트렌치(129)를 형성할 때, 에피층(103)에도 게이트 트렌치(129)가 형성될 수 있다. 게이트 트렌치의 깊이는 약 3.7㎛일 수 있다.
도 11에 도시한 바와 같이, 제2 절연층 패턴(119) 및 측벽 절연층(125)을 모두 불산 용액(HF 용액)을 사용하여 습식식각으로 제거한다. 이에 따라, 게이트 트렌치(129)의 표면. 웰 영역(105) 및 소오스 영역(111)의 표면이 노출될 수 있다.
도 12를 참조하면, 웰 영역(105), 게이트 트렌치(129) 및 소오스 영역(111)이 형성된 기판(101)의 상부에 제3 절연 물질층을 형성한 후, 제3 절연물질층 상에 제3 감광 패턴(133)을 형성한다. 제3 감광 패턴(133)을 식각 마스크로 제3 절연 물질층을 식각하여 제3 절연 패턴(131, 132)을 형성한다.
제3 절연 패턴(131, 132)은 TEOS 산화막으로 형성할 수 있다. 제3 절연 패턴(131. 132)은 웰 영역(105) 상에 형성된 절연층(132)과 에피층(103) 내의 게이트 트렌치(129)에 형성된 보강 절연층(131)으로 구분될 수 있다. 보강 절연층(131)은 게이트 트렌치(129)에 1.5㎛ 내지 3㎛ 정도로 형성할 수 있다. 보강 절연층(131)으로 인하여 트렌치 게이트 하부의 누설 전류를 줄이고 드레인 노이즈에 의한 비정상 도통을 방지할 수 있다.
도 13을 참조하면, 도 13에 도시한 바와 같이 게이트 트렌치(129) 내에 게이트 절연 물질층(135-1)을 형성한다. 게이트 절연 물질층(135-1)은 산화층으로 형성할 수 있다. 게이트 절연 물질층(135-1)은 게이트 트렌치(129)의 양측벽, 즉 웰 영역을 구성하는 실리콘 카바이드층을 열산화시켜 제1 두께, 예컨대 150Å 정도 성장시키고, 게이트 트랜치(129) 내에 폴리실리콘층을 매립한 후 열산화하여 제2 두께, 예컨대 0.1㎛ 정도 성장시켜 형성할 수 있다. 이와 같이 게이트 절연 물질층(135-1)을 형성하는 것은 웰 영역(105)을 구성하는 실리콘 카바이드층 내에 실리콘의 소모를 방지하여 게이트 절연 물질층(135-1)의 물리적 성질을 좋게 하기 위함이다.
계속하여, 도 13에 도시한 바와 같이 게이트 절연 물질층(135-1) 상에 불순물이 도핑된 게이트용 폴리실리콘층(137-1)을 형성한다. 불순물이 도핑된 게이트용 폴리실리콘층(137-1)은 저압 CVD(LPCVD) 방법으로 형성한 폴리실리콘층에 인을 도핑하여 형성할 수 있다. 인(phosphrous)의 도핑 농도는 2E20/cm3 정도일 수 있다. 불순물이 도핑된 게이트용 폴리실리콘층(137-1)의 두께는 0.8㎛ 정도일 수 있다.
도 14를 참조하면, 게이트용 폴리실리콘층(137-1)을 에치백하여 게이트 트렌치(129) 내에 트렌치 게이트(137)를 형성한다. 에치백은 게이트용 폴리실리콘층(137-1)을 수직으로 식각하는 공정이다. 게이트용 폴리실리콘층(137-1)은 게이트 트렌치(129)에만 남아 트렌치 게이트(137)가 된다.
이에 따라, 게이트 트렌치(129)에는 게이트 절연 물질층(135-1)으로 구성된 게이트 절연층(135) 및 트렌치 게이트(137)로 구성된 트렌치 게이트 패턴(139)이 형성된다. 필요에 따라서, 앞서 에치백 공정시 에치백되지 않은 게이트용 폴리실리콘층(137-1)을 재산화시킬 수 있다.
도 15 및 도 16을 참조하면, 도 15에 도시한 바와 같이 제3 절연 패턴(132), 트렌치 게이트 패턴(139) 상부에 제4 감광 패턴(143)을 형성한다. 제4 감광 패턴(143)은 전기적 격리 영역을 노출하는 전기적 격리용 개구부(141)를 가질 수 있다.
전기적 격리용 개구부(141)를 갖는 제4 감광 패턴(143)을 식각 마스크로 제3 절연 패턴(132), 웰 영역(105) 및 에피층(103)을 식각하여 전기적 격리 트렌치(145, electrical isolation trench)를 형성한다. 전기적 격리 트렌치(145)는 에피층(103)의 표면보다 약간 깊게 형성할 수 있다.
이어서, 제4 감광 패턴(143)을 제거한 후, 도 16에 도시한 바와 같이 전기적격리 트렌치(145)를 채우면서 웰 영역(105) 및 트렌치 게이트 패턴(139)의 전면에 제4 절연층(147)을 형성한다. 제4 절연층(147)은 TEOS 산화층 및 SOG(spin-on-glass)층으로 형성할 수 있다. 제4 절연층(147)은 후술하는 바와 같이 전기적 격리 트렌치(145)를 채우고 헤드 절연층을 형성하기 위한 것으로, 우선 TEOS막을 1.0㎛정도 형성한 후 SOG(spin on glass)층을 코팅(coating)하여 형성할 수 있다. 그 다음, 필요에 따라서 TEOS층과 SOG층을 질소 분위기에서 열처리할 수 있다.
도 17을 참조하면, 제4 절연층(147) 상에 셀 어레이 영역의 일부 부분을 노출하는 제5 감광 패턴(149)을 형성한다. 제5 감광 패턴(149)은 셀 어레이 영역의 콘택 트렌치(153)를 오픈하기 위한 콘택 트렌치 형성용 개구부(150)를 가질 수 있다.
제5 감광 패턴(149)을 식각 마스크로 제4 절연층(147) 및 웰 영역(105)을 식각한다. 이에 따라, 전기적 격리 영역에 전기적 격리 절연층(152)이 형성되고 셀 영역에는 헤드 절연층(151) 및 콘택 트렌치(153)가 형성된다. 콘택 트렌치(153)는 헤드 절연층(151) 및 소오스 영역(111)에 얼라인되어 웰 영역(105)에 형성될 수 있다.
헤드 절연층(151)은 소오스 영역(111) 및 트렌치 게이트 패턴(139)의 상부에 형성될 수 있다. 특히, 셀 영역에는 제5 감광 패턴(149)의 형성 없이 헤드 절연층(151)에 의해 자기정렬방식으로 콘택 트렌치(153)가 형성될 수 있어 셀의 밀도를 획기적으로 증가시킬 수 있다.
도 18을 참조하면, 제5 감광 패턴을 제거한 후, 콘택 트렌치(153) 내에 셀 콘택 영역(BCT)으로써 콘택 플러그(155)를 형성한다. 즉, 콘택 트렌치(153) 내에 배리어 금속층(미도시), 예컨대 Ti 및 TiN막을 형성한 후, 콘택 트렌치(153) 내에 금속층, 예컨대 텅스텐층을 형성하여 콘택 영역(BCT)으로써 콘택 플러그(167)를 형성한다.
콘택 플러그(155) 및 헤드 절연층(151) 상에 상부 배선층(157)을 형성한다. 상부 배선층(157)은 알루미늄층으로 형성될 수 있다. 계속하여, 기판(101)의 뒷면을 연마하여 두께를 150㎛ 내지 350㎛ 정도로 얇게 하고, 도 2에 도시한 바와 같이 실리콘 카바이드 기판(101)의 배면에 하부 금속층(171)을 증착함으로써 실리콘 카바이드 트렌치 게이트형 전력 모스 소자를 완성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
101: 실리콘 카바이드 기판, 103: 에피층, 105: 웰 영역, 111: 소오스 영역, 129: 게이트 트렌치, 131: 보강 절연층, 135: 게이트 절연층. 137, 137e: 트렌치 게이트, 139: 트렌치 게이트 패턴, 145: 전기적 격리 트렌치, 151: 헤드 절연층, 152: 전기적 격리 절연층, 155: 콘택 플러그, 157: 상부 배선층, 159: 하부 배선층, BCT: 셀 콘택 영역(바디 콘택 영역), GE: 게이트 연장 영역,
Claims (10)
- 드레인 영역을 구성하는 제1 도전형의 실리콘 카바이드 기판;
상기 실리콘 카바이드 기판의 하부에 형성된 하부 배선층;
상기 실리콘 카바이드 기판 상에 실리콘 카바이드로 구성된 상기 제1 도전형의 에피층;
상기 에피층 내에 상기 실리콘 카바이드로 구성된 상기 제1 도전형과 반대의 제2 도전형의 웰 영역;
상기 웰 영역의 표면보다 낮게 상기 웰 영역에 서로 떨어져 위치하는 게이트 트렌치들에 형성된 트렌치 게이트 패턴들;
상기 트렌치 게이트 패턴들의 양측벽의 상부 부분에 형성됨과 아울러 상기 웰 영역의 표면보다 낮게 형성된 상기 제1 도전형의 소오스 영역들;
상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 및 트렌치 게이트 패턴들의 상부에 형성된 헤드 절연층들;
상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 사이의 상기 웰 영역에 배치되고 상기 헤드 절연층들의 양측벽에 셀프 얼라인되어 형성된 셀 콘택 영역들; 및
상기 셀 콘택 영역들 및 상기 소오스 영역들 상에 형성되어 상기 셀 콘택 영역들과 상기 소오스 영역들과 전기적으로 연결된 상부 배선층을 포함하여 이루어지는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자. - 제1항에 있어서, 상기 게이트 트렌치들은 상기 에피층에도 연장되어 형성되어 있고, 상기 에피층에 연장되어 형성된 게이트 트렌치들의 바닦에는 보강 절연층들이 형성되어 있는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자.
- 제1항에 있어서, 상기 트렌치 게이트 패턴들, 상기 소오스 영역들, 상기 헤드 절연층들 및 상기 셀 콘택 영역들과 떨어져서 상기 웰 영역 및 에피층에 전기적 격리 트렌치가 형성되어 있고, 상기 웰 영역의 표면 및 상기 전기적 격리 트렌치 내에는 전기적 격리 절연층이 형성되어 있는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자.
- 제1항에 있어서, 상기 헤드 절연층들은 상기 셀 콘택 영역들 사이에 형성되어 있는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자.
- 제1항에 있어서, 상기 셀 콘택 영역들은,
상기 헤드 절연층들의 양측벽에 셀프얼라인되어 상기 웰 영역 상에 형성된 콘택 트렌치들에 매립된 콘택 플러그들을 포함하여 이루어지는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자. - 드레인 영역을 구성하는 제1 도전형의 실리콘 카바이드 기판을 준비하는 단계;
상기 실리콘 카바이드 기판 상에 실리콘 카바이드로 구성된 상기 제1 도전형의 에피층을 형성하는 단계;
상기 에피층에 상기 제1 도전형과 반대의 제2 도전형의 웰 영역을 형성하는 단계;
상기 웰 영역의 일부 영역을 선택적으로 식각하여 서로 떨어져 위치하는 복수개의 게이트 트렌치들 및 상기 게이트 트렌치들의 양측벽의 상부 부분에 상기 웰 영역의 표면보다 낮게 소오스 영역들을 형성하는 단계;
상기 게이트 트렌치들 내에 상기 소오스 영역들과 접하면서 상기 웰 영역의 표면보다 낮게 트렌치 게이트 패턴들을 형성하는 단계;
상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 및 트렌치 게이트 패턴들의 상부에 헤드 절연층들을 형성하는 단계;
상기 웰 영역의 표면보다 낮게 형성된 상기 소오스 영역들 사이의 상기 웰 영역을 상기 헤드 절연층들의 양측벽에 셀프 얼라인되도록 식각하여 콘택 트렌치들을 형성하는 단계;
상기 콘택 트렌치들 내에 매립되는 셀 콘택 영역들을 형성하는 단계; 및
상기 실리콘 카바이드 기판의 하부에 하부 배선층을 형성하고, 상기 셀 콘택 영역들, 헤드 절연층들 및 소오스 영역들 상에 상부 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자의 제조방법. - 제6항에 있어서, 상기 게이트 트렌치들 및 소오스 영역들을 형성하는 단계는,
상기 웰 영역의 일부 영역을 선택적으로 식각하여 넓은 폭의 제1 트렌치들을 형성하는 단계와,
상기 제1 트렌치들 내에 상기 제1 도전형의 예비 소오스 영역을 형성하는 단계와,
상기 제1 트렌치들의 하부의 상기 예비 소오스 영역 및 웰 영역을 선택적으로 식각하여 상기 제1 트렌치들보다 좁은 폭의 제2 트렌치들을 형성함과 아울러 상기 제2 트렌치들의 양측벽의 상부 부분에 상기 소오스 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자 제조방법. - 제7항에 있어서, 상기 제2 트렌치들을 형성할때 상기 제2 트렌치들은 상기 에피층 내에도 형성하고, 상기 에피층 내의 제2 트렌치들의 바닦에는 보강 절연층을 더 형성하는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자 제조방법.
- 제6항에 있어서, 상기 트렌치 게이트 패턴들의 형성 단계는 상기 게이트 트렌치들 내에 게이트 절연층들을 형성하는 단계를 포함하고,
상기 게이트 절연층들은 상기 게이트 트렌치들의 양측벽의 실리콘 카바이드층을 열산화하는 단계와, 상기 게이트 트렌치들 내에 폴리실리콘층을 형성한 후 열산화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자 제조방법. - 제6항에 있어서, 상기 트렌치 게이트 패턴들을 형성하는 단계 후에 상기 트렌치 게이트 패턴들과 떨어져서 상기 웰 영역 및 에피층을 선택적으로 식각하여 전기적 격리 트렌치를 형성하는 단계와, 상기 전기적 격리 트렌치를 매립하면서 상기 웰 영역의 표면 상에 상기 전기적 격리 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 카바이드 트렌치 게이트형 전력 모스 소자 제조 방법.
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Citations (2)
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|---|---|---|---|---|
| JP2008109010A (ja) * | 2006-10-27 | 2008-05-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| KR20140045171A (ko) * | 2012-10-08 | 2014-04-16 | 삼성전자주식회사 | 트렌치 게이트를 포함한 파워 모스 트랜지스터 및 그 제조방법 |
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- 2015-01-27 KR KR1020150012844A patent/KR101640570B1/ko active IP Right Grant
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