TWI488297B - 元件與其形成方法 - Google Patents

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Hsueh Liang Chou
Po Chih Su
Ruey Hsin Liu
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Taiwan Semiconductor Mfg Co Ltd
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Description

元件與其形成方法
本發明係關於垂直式功率金氧半場效電晶體，更特別關於其結構與形成方法。
在習知的垂直式功率金氧半場效電晶體(MOSFET)中，兩個p型主體區係形成於n型磊晶區中。垂直式功率MOSFET的名稱來自於重疊的源極與汲極區。輕掺雜兩個p型主體區之間的部份磊晶區所形成的n型掺雜區，即所謂的n型接點場效電晶體(n-JFET)區。p型主體區與n-JFET區皆位於閘極介電層與閘極下方。當正電壓施加至閘極時，將形成電子反轉區於p型主體區中。上述反轉區可作為通道區，並將垂直式功率MOSFET之源極區連接至n-JFET區。藉由n型磊晶區，可將N-JFET區進一步連接至垂直式功率MOSFET之汲極區。綜上所述，源極至汲極的電流經由源極經過p型主體區中的通道、n-JFET區、磊晶區後，再導至汲極區。
n-JFET區位於閘極下方，而閘極介電層夾設於閘極與n-JFET區之間。閘極與n-JFET區之間具有大面積的重疊區域。如此一來閘極至汲極的電容過大，這將降低垂直式功率MOSFET之效能如速度。由於n-JFET區為n型磊晶區的一部份，因此只能具有輕掺雜濃度。這將增加n-JFET區的電阻，並對垂直式功率MOSFET之驅動電流有不利影響。
本發明一實施例提供一種元件，包括：第一導電型態的半導體層；第二導電型態的第一及第二主體區，位於半導體層上，其中第一導電型態與第二導電型態相反；第一導電型態的掺雜之半導體區，位於第一及第二主體區之間並接觸第一與第二主體區；閘極介電層，位於第一及第二主體區與掺雜之半導體區上；第一與第二閘極，位於閘極介電層上且各自與第一與第二主體區重疊，其中第一與第二閘極之間隔有空間，第一閘極電性內連線至第二閘極，且空間與掺雜之半導體區重疊；以及含金氧半之元件，位於半導體層之表面且實質上擇自高電壓n型金氧半元件、低電壓n型金氧半元件、低電壓p型金氧半元件、高電壓p型金氧半元件、與上述之組合所組成的群組。
本發明一實施例提供一種元件，包括：第一導電型態的半導體層；垂直式功率金氧半場效電晶體，包括：第二導電型態的第一及第二主體區，位於半導體層的表面區上，其中第一導電型態與第二導電型態相反；第一導電型態的第一掺雜之半導體區，位於第一及第二主體區之間，其中第一掺雜之半導體區之底部及第一與第二主體區接觸半導體層之上表面；閘極介電層，位於第一及第二主體區與第一掺雜之半導體區上；第一與第二閘極，位於閘極介電層上且各自與第一與第二主體區重疊，其中第一與第二閘極之間隔有空間，且第一閘極電性內連線至第二閘極；第一源極區，包括第一部份於第一與第二主體區上；以及第一汲極區，其中第一源極區與第一汲 極區位於包含第一與第二主體區之區域的相反兩側上；以及高電壓金氧半元件位於半導體層的表面中。
本發明一實施例提供一種元件的形成方法，包括：磊晶成長第一導電型態的半導體磊晶層；形成第二導電型態的半導體主體層於半導體磊晶層上，其中第二導電型態與第一導電型態相反；形成閘極介電層於半導體主體層上；形成第一與第二閘極於閘極介電層上，其中第一與第二閘極之間隔有空間；佈植部份半導體主體層以形成第一導電型態的掺雜的半導體區，其中半導體區與空間重疊，且其中掺雜的半導體區延伸接觸半導體磊晶層；形成源極區於半導體主體層上；形成汲極區於半導體磊晶層下；以及形成高電壓金氧半元件於半導體磊晶層之表面中。
D‧‧‧汲極
G‧‧‧閘極
S‧‧‧源極
S1‧‧‧距離
20‧‧‧半導體區
21、21’‧‧‧基板
22、22’‧‧‧磊晶層
23‧‧‧隔離區
26、26A、26B、226‧‧‧p型主體
26’‧‧‧通道區
28‧‧‧閘極氧化層
29‧‧‧空間
30、30A、30B、230、330、430、530‧‧‧閘極
30A1、30B1‧‧‧邊緣
32、232‧‧‧n型掺雜區
32A、32B‧‧‧界面
34、234、334、434、534‧‧‧n型區
36、236、336、436、536‧‧‧閘極間隔物
38‧‧‧介電層
40‧‧‧接點開口
42、242、342、442、542‧‧‧p型區
42’‧‧‧部份源極區
43‧‧‧源極區
44‧‧‧汲極區
45‧‧‧電性連接
46‧‧‧開路電流
48、248、548‧‧‧場板
50‧‧‧層間介電層
52‧‧‧垂直式功率MOSFET
54‧‧‧金屬深通孔
54’‧‧‧金屬板
100、200、300、400、500‧‧‧元件區
110、210、310、510‧‧‧n型埋層
125、225、325、525‧‧‧高電壓n型井區
227、327、527‧‧‧深p型井區
252‧‧‧高電壓n型金氧半元件
329‧‧‧低電壓井區
352‧‧‧低電壓n型金氧半元件
452‧‧‧低電壓p型金氧半元件
531‧‧‧p型掺雜汲極區
552‧‧‧高電壓p型金氧半元件
第1A至1F圖係本發明某些實施例中，形成垂直式功率金氧半場效電晶體(MOSFET)的製程剖視圖；第2A至2C圖係本發明其他實施例中，形成垂直式功率MOSFET的製程剖視圖；以及第3A-3F、4A-4F、5A-5F圖係本發明一實施例中，形成多種MOS元件的製程剖視圖。
下述內容將詳述如何製作與使用本發明的實施例。可以理解的是，這些實施例提供多種可行的發明概念，而這些概念可以多種特定方式實施。然而上述實施例僅用以舉例 而非侷限本發明範圍。
多種實施例已提供垂直式功率金氧半場效電晶體(MOSFET)與其形成方法，亦提供形成垂直式功率MOSFET的中間製程。此外，本發明討論多種實施例的變化。在這些實施例中，相同標號將用以標示類似元件。
第1A至1F圖係本發明實施例中，形成n型垂直式功率MOSFET之製程剖視圖。如第1A圖所示，半導體基板的一部份為半導體區20。半導體區20與半導體基板可具有結晶矽結構。在其他實施例中，半導體區20與半導體基板可由其他半導體材料組成，比如矽化鍺。半導體基板可為基體矽。在某些實施例中，半導體區20為重掺雜層，具有n型掺質如磷或砷，其掺雜濃度介於約1019 /cm3 至約1021 /cm3 之間。在此實施例中，「重掺雜」指的是掺質濃度高於約1019 /cm3 。本技術領域中具有通常知識者應理解，「重掺雜」的定義取決於特定的元件型態、技術世代、最小結構尺寸、與類似物。可以預期的是，上述用語係強調技術而不限於此實施例。
藉由磊晶製程，可形成輕掺雜n型掺質之磊晶層22於重掺雜的半導體區20上。磊晶層22之掺質濃度可介於約1015 /cm3 至約1018 /cm3 。磊晶層22可為矽層，亦可為其他半導體材料。
接著形成主體層。主體層為p型，因此又稱為p型主體26。在某些實施例中，p型主體26的形成方法為掺雜p型掺質如硼及/或銦至磊晶層22頂部，且不掺雜磊晶層22之底部以使其維持n型。p型主體26之p型掺質濃度可介於約1015 /cm3 至約 1018 /cm3 之間。p型主體26的佈植製程，包括氧化磊晶層22之表面層以形成墊氧化層(未圖示)，經墊氧化層佈植p型掺質以形成p型主體26，再移除墊氧化層。
在另一實施例中，p型主體26之形成方法為磊晶成長半導體層(比如矽層)於磊晶層22上，並於磊晶時臨場掺雜p型掺質以形成p型主體26。
接著如第1B圖所示，形成閘極氧化層28。在某些實施例中，閘極氧化層28之形成製程包括熱氧化p型主體26的表面層。如此一來，閘極氧化層28包含氧化矽。在另一實施例中，閘極氧化層28之形成方法為沉積，其組成可為氧化矽、氮化矽、氮氧化矽、碳化矽、上述之組合、或上述之多層結構。
如第1B圖所示，閘極30包含30A及30B，其形成製程包含毯覆性地沉積導電材料，與圖案化導電材料。在某些實施例中，閘極30A與30B包含多晶矽，亦可為其他導電材料如金屬、金屬矽化物、或類似物。閘極30A與30B彼此之間相隔有空間29。在某些實施例中，空間29的距離S1可介於約100nm至約10 μm之間。可以理解的是，上述數值僅用以舉例並可改變為其他數值。
接著進行佈植製程以形成n型掺雜區32。n型掺雜區32可作為部份JFET，因此亦可稱之為n型接點場效電晶體(n-JFET)區。此佈植製程可先形成光阻(未圖示)後圖案化光阻，以露出閘極30A與30B之間的空間29。如此一來，佈植製程將只佈植露出的部份如空間29。佈植的n型掺質可包含磷、砷、或類似物。至少部份的閘極30A與30B可作為佈植遮罩。p 型主體26被n型掺質掺雜的部份，其原本的p型掺質將被n型掺質抵消而轉換為n型掺雜區32。n型掺雜區32貫穿p型主體26，且n型掺雜區32之底部接觸或延伸至磊晶層22。p型主體26分為兩個部份如26A與26B。在某些實施例中，n型掺雜區32之掺質濃度可介於約1015 /cm3 至約1018 /cm3 之間。n型掺雜區32與p型主體26A之間的界面32A實質上對準閘極30A之邊緣30A1，而n型掺雜區32與p型主體26B之間的界面32B實質上對準閘極30B之邊緣30B1。然而佈植製程後的熱製程會使掺質擴散，進而使上述界面朝著閘極延伸。
如第1C圖所示，進一步佈植形成重掺雜的n型區34作為源極接觸區。舉例來說，n型區34之n型掺質濃度可介於約1019 /cm3 至約1021 /cm3 之間。n型區34之下表面與磊晶層22之間隔有部份的p型主體26。在後續步驟中，形成閘極間隔物36於閘極30A與30B之側壁上，其形成製程可包括沉積介電層，接著進行非等向蝕刻以移除水平部份的介電層。上述蝕刻製程後，保留於閘極30A與30B側壁上之垂直部份的介電層，即閘極間隔物36。
如第1D圖所示，形成介電層38於n型區34、閘極間隔物36、及閘極30A與30B上。在某些實施例中，介電層38可作為後續步驟中形成接點開口的蝕刻停止層。接點開口可用以形成接觸插塞，以連接至閘極30A與30B。介電層38可為氧化物、氮化物、氮氧化物、上述之組合、或上述之多層結構。
接著如第1E圖所示，蝕刻介電層38、閘極介電層28、與部份的重掺雜之n型區34，以形成接點開口40。上述製 程形成的接點開口40，將露出重掺雜之n型區34的側壁，亦露出p型主體26A與26B之上表面。接著佈植p型掺質，以形成重掺雜的p型區42於p型主體區26中。在某些實施例中，重掺雜之p型區42其p型掺質濃度介於約1019 /cm3 至約1021 /cm3 之間。重掺雜的p型區42可作為p型主體區26A與26B之拾取區。
如第1F圖所示，沉積導電材料以形成源極區43。源極區43接觸重掺雜之n型區34的側壁。此外，沉積於重掺雜之半導體區20下方的導電材料為汲極區44。源極區43與汲極區44係位於晶圓與晶片的相反兩側上。在某些實施例中，源極區43與汲極區44之組成為金屬或合金，比如鋁、銅、鎢、鎳、及/或類似物。至此形成垂直式功率MOSFET 52。電性連接45如接觸插塞、金屬線路、或類似物，係形成於閘極30A及30B上並與其連接。內連線的閘極30A與30B具有相同電位以作為單一閘極。
垂直式功率MOSFET 52之開路電流46穿過源極區43、重掺雜之n型區34、p型主體26A與26B中的通道區26’、n型掺雜區32、磊晶層22、與半導體區20後，到達汲極區44。可以理解的是，源極區43之部份42’延伸至閘極30A與30B之間的空間29中，並與n型掺雜區32重疊。部份的源極區42’作為連接至源極區43的場板，並降低n型掺雜區32中的表面電場。
第2A至2C圖係本發明其他實施例中，垂直式功率MOSFET之製程剖視圖。若無其他說明，第2A與2C圖中的構件與形成方法，大致與第1A至1F圖中相同標號的構件與形成方法類似。第2A及2C圖中沿用第1A至1F圖中相同標號的構件，可 參考前述第1A至1F圖的實施例。
起始步驟基本上與第1A至1D圖的實施例相同。接著如第2A圖所示，形成場板48。場板48具有導電性，其組成可為多晶矽、金屬矽化物、金屬、合金、或類似物。場板48延伸至閘極30A與30B之間的空間，並與n型掺雜區32重疊。在某些實施例中，場板48延伸至閘極30A與30B上，並與部份閘極30A與30B重疊。在另一實施例中，場板48並未延伸至閘極30A與30B上。場板48可降低n型掺雜區32之表面電場。在某些實施例中，場板48與後續形成的源極區43之間無電性連接，且施加至場板48之電壓可不同於施加至源極區43之電壓。在另一實施例中，場板48連接至後續形成的源極區43，且兩者具有相同電位。
如第2B圖所示，形成層間介電層(ILD)50於第2A圖之結構上。層間介電層50位於介電層38上。層間介電層50包含磷矽酸玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼掺雜之磷矽酸鹽玻璃(BPSG)、四乙氧矽酸鹽(TEOS)氧化物、或類似物。層間介電層50可為毯覆層。接著蝕刻層間介電層50、閘極介電層28、與部份的重掺雜之n型區34以形成接點開口40。接點開口40將露出重掺雜之n型區34的側壁，亦露出p型主體26A與26B之上表面。
接著進行佈植製程，經接點開口40將p型掺質佈植入p型主體26，以形成重掺雜的p型區42於p型主體26的表面區中。如第2C圖所示，後續步驟沉積導電材料以形成源極區43與汲極區44。至此形成垂直式功率MOSFET 52。電性連接45如接觸插塞、金屬線路、或類似物，係連接至閘極30A與30B 及場板48。在某些實施例中，場板48電性耦合至源極43，且兩者具有相同電壓。在另一實施例中，場板48並未電性連接至源極區43，且施加至場板48之電壓可不同於施加至源極區43之電壓。
在此實施例中，閘極30A與30B並未與n型區32重疊。n型區32經n型磊晶層22與n型半導體區20電性連接至汲極區44。綜上所述，閘極至汲極的電容可大幅減少。由於n型區32之形成方法為佈植法如高掺雜濃度的佈植，可降低n型區32之電阻，進而增加垂直式功率MOSFET 52之驅動電流。
雖然第1A至2C圖中的實施例已提供n型垂直式功率MOSFET的形成方法，本技術領域中具有通常知識者自可依上述方法形成p型垂直式功率MOSFET，只要將半導體區20、磊晶層22、p型主體26、n型掺雜區32、n型區34、及p型區42之導電型態反轉即可。
第3A至5F圖係本發明其他實施例中，將垂直式功率MOSFET 52整合至高電壓n型金氧半元件(HVNMOS)、低電壓n型金氧半元件(LVNMOS)、低電壓p型金氧半元件(LVPMOS)、及高電壓p型金氧半元件(HVPMOS)之製程剖視圖。若無其他說明，第3A與5F圖中的構件與形成方法，大致與第1A至2C圖中相同標號的構件與形成方法類似。第3A至5F圖中沿用第1A至2C圖中相同標號的構件，可參考前述第1A至2C圖的實施例。
第3A圖中的元件區100、200、300、400、及500分別為垂直功率MOSFET區、HVNMOS區、LVNMOS區、LVPMOS 區、及HVPMOS區。如第3A圖所示，提供基板21。在某些實施例中，基板21為p型基板。在其他實施例中，基板21為n型基板。n型埋層(NBL)110係形成於基板21之上表面中，其形成方法可為佈植。n型埋層可只位於元件區100中而不延伸至元件區200、300、400、及500中。接著進行磊晶製程以形成磊晶層22於基板21上，其中磊晶層22之磊晶製程可臨場掺雜n型雜質。在磊晶製程後，可形成隔離區23，且隔離區23自磊晶層22之上表面延伸至磊晶層22中。隔離區23可為淺溝槽隔離(STI)區或場氧化層。隔離區23可定義元件區100、200、300、400、及500的主動區。
如第3B圖所示，閘極氧化層28係形成於磊晶層22之表面上，且閘極氧化層28延伸至元件區100、200、300、400、及500。多個佈植製程可用以形成多個掺雜區於磊晶層22中。在某些實施例中，閘極氧化層28之形成步驟早於佈植步驟，因此佈植步驟的雜質將穿過閘極氧化層28以形成佈植區。在另一實施例中，閘極氧化層28之形成步驟晚於佈植步驟。
可採用相同的微影光罩，以同時形成p型主體26與226。上述微影光罩將圖案化光阻，以作為佈植遮罩。形成於元件區300中的低電壓井(LVW)區329可為p型區。低電壓井區329可讓元件之操作電壓為約5V。p型掺雜汲極(PDD)區531係形成於元件區500中。高電壓n型井(HVNW)區225、325、及525分別形成於元件區200、元件區300與400之結合區、及元件區500中。p型主體226、低電壓井區329、與p型掺雜汲極區531分別形成於高電壓n型井區225、325、及525中。如同第1A至2C 圖所示的實施例，p型主體26與226具有相同的掺雜濃度。低電壓井區329之p型掺雜濃度介於約1015 /cm3 至約1018 /cm3 之間。P型掺雜汲極區531為輕掺雜區，且p型掺雜的濃度介於約1015 /cm3 至約1018 /cm3 之間。
此外，深p型井區227、327、及527分別形成於元件區200、元件區300與400之結合區、及元件區500中，並分別延伸至高電壓n型井區225、325、及525下方。高電壓n型井區225、325、及525，與深p型井區227、327、及527之掺雜濃度介於約1015 /cm3 至約1018 /cm3 之間。本發明並未詳述第3B圖中的多個佈植區其完整的形成製程、個別光阻、與個別微影遮罩，但本技術領域中具有通常知識者應可由實施例理解上述細節。
在第3C圖中，閘極30(包含30A與30B)、230、330、430、及530分別形成於元件區100、200、300、400、及500中，並位於閘極氧化層28上。接著進行佈植以形成n型掺雜區32於閘極30A與30B之間，其中閘極30A與30B可作為部份佈植遮罩。p型主體26被n型掺雜區32分隔為p型主體26A與p型主體26B。在形成n型掺雜區時，可採用相同佈植製程同時形成n型掺雜區232於元件區200中。在某些實施例中，部份的閘極230與部份的p型主體226重疊，而另一部份的閘極230則未對準p型主體226。在另一實施例中，p型主體226的邊緣對準閘極230的邊緣。此外，部份的閘極530與部份的p型掺雜汲極區531重疊，而另一部份的閘極530則未對準p型掺雜汲極區531。在另一實施例中，p型掺雜汲極區531的邊緣對準閘極530的邊緣。
如第3D圖所示，同時形成閘極間隔物36、236、336、436、及536於對應的閘極30、230、330、430、及530之側壁上。接著佈植磊晶層22以形成重掺雜的n型區34、234、334、434、及534，及額外佈植磊晶層22以形成重掺雜的p型區42、242、342、442、及542。
接著如第3E圖所示，毯覆性地形成介電層38以覆蓋閘極30、230、330、430、及530的上表面，且介電層38亦位於閘極間隔物36、236、336、436、及536上。場板48係形成於介電層38上，且位於元件區100中。形成場板48的步驟，可同時形成場板248及548於對應的元件區200及500中。部份場板248位於閘極230之汲極側上，而其他部份場板248可視情況決定是否與閘極230重疊。同樣地，部份場板548位於閘極530之汲極側上，而其他部份場板548可視情況決定是否與閘極530重疊。
如第3F圖所示，金屬深通孔54貫穿磊晶層22以接觸n型埋層110。金屬深通孔54之形成方法可包括蝕刻磊晶層22以形成開口，再將金屬材料如銅、鋁、鎢、或類似物填入開口中。金屬深通孔54係電性連接至n型埋層110，且n型埋層110形成垂直式功率MOSFET 52的汲極區。接著可形成源極區43以連接重掺雜的p型區42與重掺雜的n型區34。第3F圖中的源極區43實質上與第1F或2C圖中的源極區43類似。垂直式功率MOSFET的源極、汲極、與閘極亦分別標示為S、D、與G。
在第3F圖所示之結構中，高電壓n型金氧半元件252包含n型區234於閘極230之右側上以作為汲極。右側的n型 區234(汲極)與閘極230之間隔有部份n型掺雜區232與部份高電壓n型井區225。綜上所述，高電壓n型井區225具有低掺雜濃度，讓高電壓n型金氧半元件252可承受高汲極電壓。此外，場板248可降低高電壓n型金氧半元件252中的表面電場。場板248可電性耦合至閘極230左側上的n型區234(源極)。
低電壓n型金氧半元件352包含n型區334(源極/汲極)於低電壓井區329中。低電壓p型金氧半元件452包含p型區442(源極/汲極)於高電壓n型井區325中。高電壓p型金氧半元件552包括p型區542(汲極)於閘極532之右側上，且右側之p型區542與與閘極530之間隔有部份p型掺雜汲極區531。綜上所述，高電壓p型金氧半元件552可承受高汲極電壓。此外，場板548可降低高電壓p型金氧半元件552之表面電場。場板548可電性耦合至閘極530左側上的p型區542(源極)。
在上述製程中，形成垂直式MOSFET 52之多種構件時，亦同時形成高電壓n型金氧半元件252、低電壓n型金氧半元件352、低電壓p型金氧半元件452、與高電壓p型金氧半元件552的多種構件。藉由同時形成構件如垂直式MOSFET 52、高電壓n型金氧半元件252、低電壓n型金氧半元件352、低電壓p型金氧半元件452、及高電壓p型金氧半元件552的佈植區，可共享微影光罩與對應製程步驟，進而降低製作成本。
第4A至4F圖係本發明另一實施例中，將高電壓n型金氧半元件252、低電壓n型金氧半元件352、低電壓p型金氧半元件452、與高電壓p型金氧半元件552之製程整合至垂直式MOSFET 52之製程的剖視圖。此實施例之製程與前述第3A至3F 圖之製程類似，差別在於第4A至4F圖中的製程不形成n型的磊晶層22而是形成p型的磊晶層22’，且高電壓n型井區係形成於p型的磊晶層22’中。接著形成垂直式MOSFET 52、高電壓n型金氧半元件252、低電壓n型金氧半元件352、低電壓p型金氧半元件452、及高電壓p型金氧半元件552於高電壓n型井區上。
如第4A圖所示，提供基板21，且基板21可為p型基板。n型埋層110、210、310、及510分別形成於元件區100、元件區200、元件區300與400之結合區、及元件區500中，其形成方法可為佈植基板21。接著形成磊晶層22’，並臨場掺雜p型雜質。接著形成隔離區23，且隔離區自磊晶層22’之上表面延伸至磊晶層22’中。此外，高電壓n型井區125、225、325、及525分別形成於元件區100、元件區200、元件區300與400之結合區、及元件區500中，其形成方法可為佈值n型雜質。高電壓n型井區125、225、325、及525可自磊晶層22’之上表面延伸至磊晶層22’之下表面，並分別接觸下方的n型埋層110、210、310、及510。接著形成閘極氧化層28。在某些實施例中，閘極氧化層28之形成步驟早於佈植步驟，因此佈植步驟的雜質將穿過閘極氧化層28以形成佈植區。在另一實施例中，閘極氧化層28之形成步驟晚於佈植步驟。
在第4B圖中，以佈植形成p型主體26與226。此外，以佈植形成低電壓井區329與p型掺雜汲極531。第4C至4F圖的後續步驟，與第3C至3F圖的步驟大致相同。第4C至4F圖之詳細步驟可參考第3C至3F圖之說明，其流程簡述如下。在第4C圖中，形成閘極30、230、330、430、及530，接著形成n型掺 雜區32與232。如此一來，第4B圖中的p型主體26被分成第4C圖中的p型主體26A與p型主體26B。在第4D圖中，形成閘極間隔物36、236、336、436、及536，之後佈植形成重掺雜的n型區34、234、334、434、及534，與重掺雜的p型區42、242、342、442、及542。
在第4E圖中，形成介電層38後，形成場板48、248、與548。在第4F圖中，形成金屬深通孔54以電性連接至垂直式MOSFET 52。電性連接中的源極、汲極、與閘極亦分別標示為S、D、與G。
第5A至5F圖係本發明另一實施例中，將高電壓n型金氧半元件252、低電壓n型金氧半元件352、低電壓p型金氧半元件452、與高電壓p型金氧半元件552之製程整合至垂直式MOSFET 52之製程的剖視圖。此實施例之製程與前述第3A至4F圖之製程類似，差別在於垂直式功率MOSFET 52之電性連接係形成於基板21’的相反側。在此實施例中，基板21’為n型。
如第5A圖所示，提供重掺雜之n型的基板21’。基板21’掺雜之n型雜質具有高濃度，比如介於約1019 /cm3 至約1021 /cm3 之間。n型的磊晶層22係磊晶成長於基板21’上。接著形成隔離區23，且隔離區23自磊晶層22之上表面延伸至磊晶層22中。
在後續步驟中，如第5B圖所示，閘極氧化層28亦形成於磊晶層22上，且p型主體26與226之形成方法為佈植。此外，低電壓井區329與p型掺雜汲極區531之形成方法為佈植。此外，高電壓n型井區225、325、及525分別形成於元件區200、 元件區300與400之結合區、與元件區500中，其形成方法為佈植n型雜質。高電壓n型井區225、325、及525可部份延伸至磊晶層22中，並與基板21’之間隔有部份的磊晶層22。在某些實施例中，閘極氧化層28之形成步驟早於佈植步驟。在另一實施例中，閘極氧化層28之形成步驟晚於佈植步驟。深p型井區227、327、及527亦形成於圖式的結構中。
第5C至5E圖的後續步驟，與第3C至3E圖的步驟大致相同。第5C至5E圖之詳細步驟可參考第3C至3E圖之說明，其流程簡述如下。在第5C圖中，形成閘極30、230、330、430、及530，接著形成n型掺雜區32與232。如此一來，第5B圖中的p型主體26被分成第5C圖中的p型主體26A與p型主體26B。在第5D圖中，形成閘極間隔物36、236、336、436、及536，之後佈植形成重掺雜的n型區34、234、334、434、及534，與重掺雜的p型區42、242、342、442、及542。
在第5E圖中，形成介電層38後，形成場板48、248、與548。在第5F圖中，金屬板54’係沉積於基板21’上，並物理接觸基板21’。金屬板54’與基板21’可作為垂直式功率MOSFET 52之汲極。綜上所述，垂直式功率MOSFET 52之源極連接與汲極連接位於基板21’的相反兩側上，後續封裝製程可輕易堆疊垂直式功率MOSFET 52以搭配其他元件。
在第3A至5F圖中，可整合形成於不同元件區且具有不同功能的多種MOS元件。多種MOS元件之形成方法可共享微影遮罩。就結構上而言，不同MOS元件中同時形成的構件可具有相同種類的雜質、相同深度、或其他相同參數。分享微影 遮罩與形成步驟的製程可節省成本。
本發明一實施例之元件包括：第一導電型態的半導體層，以及第二導電型態的第一及第二主體區位於半導體層上，其中第一導電型態與第二導電型態相反。第一導電型態的掺雜之半導體區位於第一及第二主體區之間，並接觸第一與第二主體區。閘極介電層位於第一及第二主體區與掺雜之半導體區上。第一與第二閘極位於閘極介電層上，且各自與第一與第二主體區重疊。第一與第二閘極之間隔有一空間，且第一閘極電性內連線至第二閘極。上述空間與掺雜之半導體區重疊。元件更包括含金氧半之元件，位於半導體層之表面且實質上擇自高電壓n型金氧半元件、低電壓n型金氧半元件、低電壓p型金氧半元件、高電壓p型金氧半元件、與上述之組合所組成的群組。
本發明一實施例之元件，包括：第一導電型態的半導體層與垂直式功率金氧半場效電晶體。垂直式功率金氧半場效電晶體包括：第二導電型態的第一及第二主體區，其中第一導電型態與第二導電型態相反。第一導電型態的掺雜之半導體區，位於第一及第二主體區之間。掺雜之半導體區之底部及第一與第二主體區接觸半導體層之上表面。閘極介電層，位於第一及第二主體區與掺雜之半導體區上。第一與第二閘極，位於閘極介電層上且各自與第一與第二主體區重疊。第一與第二閘極之間隔有空間，且第一閘極電性內連線至第二閘極。源極區包括第一部份於第一與第二主體區上。垂直式功率金氧半場限電晶體更包括汲極區。高電壓金氧半元件位於半導體層上。
本發明其他實施例之元件的形成方法，包括磊晶成長第一導電型態的半導體磊晶層，以及形成第二導電型態的半導體主體層於該半導體磊晶層上，且第二導電型態與第一導電型態相反。形成閘極介電層於半導體主體層上。形成第一與第二閘極於閘極介電層上，其中第一與第二閘極之間隔有空間。佈植部份半導體主體層以形成第一導電型態的掺雜的半導體區，其中半導體區與空間重疊。掺雜的半導體區延伸接觸半導體磊晶層。形成源極區於半導體主體層上。形成汲極區於半導體磊晶層下。形成高電壓金氧半元件於半導體磊晶層之表面中。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
21‧‧‧基板
22‧‧‧磊晶層
30、30A、30B、230、330、430、530‧‧‧閘極
32‧‧‧n型掺雜區
36、236、336、436、536‧‧‧閘極間隔物
38‧‧‧介電層
48、248、548‧‧‧場板
100、200、300、400、500‧‧‧元件區
110‧‧‧n型埋層

Claims (11)

  1. 一種元件，包括：第一導電型態的一半導體層；第二導電型態的一第一及第二主體區，位於該半導體層上，其中第一導電型態與第二導電型態相反；第一導電型態的一掺雜之半導體區，位於該第一及第二主體區之間並接觸該第一與第二主體區；一閘極介電層，位於該第一及第二主體區與該掺雜之半導體區上；一第一與第二閘極，位於該閘極介電層上且各自與該第一與第二主體區重疊，其中該第一與第二閘極之間隔有一空間，該第一閘極電性內連線至該第二閘極，且該空間與該掺雜之半導體區重疊；以及一含金氧半之元件，位於該半導體層之表面且實質上擇自高電壓n型金氧半元件、低電壓n型金氧半元件、低電壓p型金氧半元件、高電壓p型金氧半元件、與上述之組合所組成的群組。
  2. 如申請專利範圍第1項所述之元件，其中該第一與第二閘極係一垂直式功率金氧半場效電晶體的一部份，且該垂直式功率金氧半場效電晶體更包括：一源極區，包括一第一部份於該第一與第二主體區上；第一導電型態的一半導體埋層，位於該半導體層下，其中該半導體埋層作為該垂直式功率金氧半場效電晶體的一汲極；以及 一金屬深通孔，穿過該半導體層以接觸該半導體埋層。
  3. 如申請專利範圍第1項所述之元件，其中該第一與第二閘極係一垂直式功率金氧半場效電晶體的一部份，且該垂直式功率金氧半場效電晶體更包括：一源極區，包括一第一部份於該第一與第二主體區上；以及一汲極區，位於該半導體層下。
  4. 如申請專利範圍第1項所述之元件，其中該含金氧半之元件包括該高電壓n型金氧半元件，且該高電壓n型金氧半元件包括：第二導電型態的一第三主體區，位於該半導體層上；一第三閘極，位於該第三主體區上；第一導電型態的一源極區與一汲極區位於該第三閘極的兩側上，且該源極區與該汲極區鄰接該第三閘極；以及一場板，且部份該場板位於該第三汲極之汲極側上。
  5. 如申請專利範圍第1項所述之元件，其中該含金氧半之元件包括該高電壓p型金氧半元件，且該高電壓p型金氧半元件包括：第二導電型態的一輕掺雜汲極區，位於該半導體層上；一第三閘極，位於該輕掺雜汲極區上；第二導電型態的一源極區與一汲極區，位於該第三閘極的兩側上，且該源極區與該汲極區鄰接該第三閘極，其中該汲極區與該第三閘極之間隔有部份該輕掺雜汲極區；以及一場板，且部份該場板位於該第三汲極之汲極側上。
  6. 一種元件，包括：第一導電型態的一半導體層；一垂直式功率金氧半場效電晶體，包括：第二導電型態的一第一及第二主體區，位於該半導體層的一表面區上，其中第一導電型態與第二導電型態相反；第一導電型態的一第一掺雜之半導體區，位於該第一及第二主體區之間，其中該第一掺雜之半導體區之底部及該第一與第二主體區接觸該半導體層之上表面；一閘極介電層，位於該第一及第二主體區與該第一掺雜之半導體區上；一第一與第二閘極，位於該閘極介電層上且各自與該第一與第二主體區重疊，其中該第一與第二閘極之間隔有一空間，且該第一閘極電性內連線至該第二閘極；一第一源極區，包括一第一部份於該第一與第二主體區上；一第一汲極區，其中該第一源極區與該第一汲極區位於包含該第一與第二主體區之區域的相反兩側上；以及一高電壓金氧半元件位於該半導體層的表面中。
  7. 如申請專利範圍第6項所述之元件，其中該高電壓金氧半元件包括：第二導電型態的一第三主體區，位於該半導體層上，其中該第三主體區、該第一主體區、與該第二主體區具有相同的雜質濃度與深度；一第三閘極，位於該第三主體區上；以及一第二源極區與一第二汲極區位於該第三閘極的相反兩側 上，且該第二源極區與該第二汲極區鄰接該第三閘極。
  8. 如申請專利範圍第6項所述之元件，其中該高電壓金氧半元件包括：第一導電型態的一第二掺雜之半導體區，位於該半導體層上；一第三閘極，位於該第三主體區上；以及一第二源極區與一第二汲極區位於該第三閘極的相反兩側上，且該第二源極區與該第二汲極區鄰接該第三閘極，其中該第二汲極區位於該第二掺雜之半導體區中，且該第二汲極區與該第三閘極之間隔有部份該第二掺雜之半導體區。
  9. 如申請專利範圍第6項所述之元件，其中該第一汲極區包括一金屬板於該半導體層下。
  10. 如申請專利範圍第6項所述之元件，其中該垂直式功率金氧半場效電晶體更包括：第一導電型態的一半導體埋層，位於該半導體層下，其中該半導體埋層係該垂直式功率金氧半場效電晶體的該第一汲極區；以及一金屬深通孔貫穿該半導體層，以接觸該半導體埋層。
  11. 一種元件的形成方法，包括：磊晶成長第一導電型態的一半導體磊晶層；形成第二導電型態的一半導體主體層於該半導體磊晶層上，其中該第二導電型態與該第一導電型態相反；形成一閘極介電層於該半導體主體層上； 形成一第一與第二閘極於該閘極介電層上，其中該第一與第二閘極之間隔有一空間；佈植部份該半導體主體層以形成第一導電型態的一掺雜的半導體區，其中該半導體區與該空間重疊，且其中該掺雜的半導體區延伸接觸該半導體磊晶層；形成一源極區於該半導體主體層上；形成一汲極區於該半導體磊晶層下；以及形成一高電壓金氧半元件於該半導體磊晶層之表面中。
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