TWI557919B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係有關於一種半導體技術，特別為有關於一種具有低閘極電荷性能的半導體裝置。

橫向擴散金屬氧化物半導體場效電晶體(lateral diffused metal oxide semiconductor field-effect transistor，LD-MOSFET)具有高電壓的處理能力，節約電源及高速效能的趨勢影響了LD-MOSFET的結構。半導體產業目前已製造出低漏電流(leakage)及低導通電阻(on-resistance，Ron)的LD-MOSFET，而發展低導通電阻的裝置，還需要考量到崩潰電壓(breakdown voltage)。

一般而言，LD-MOSFET所能承受的崩潰電壓越高，則LD-MOSFET具有越高的電容，且LD-MOSFET的閘極電容取決於閘極與汲極之重疊區域的面積大小。舉例來說，第1E圖繪示了傳統的LD-MOSFET的剖面示意圖，此傳統的LD-MOSFET包括基底100、位於基底100內的基體(body)區160及汲極區170。氧化層120、閘極介電層130及閘極電極層140依序設置於基底100上。傳統的LD-MOSFET的總閘極對汲極電容(gate-to-drain capacitance)包含了對應於閘極電極層140與汲極區170之重疊區域的第一閘極對汲極電容Cgd1及第二閘極對 汲極電容Cgd2。

然而，傳統的LD-MOSFET通常具有高的總閘極對汲極電容(亦稱為寄生電容(parasitic capacitance))，使得功率金屬氧化物半導體場效電晶體(power MOSFET)的開關速度(switching speed)受到限制，而即使降低寄生電容，功率金屬氧化物半導體場效電晶體在高頻應用中並無法良好地運作。

因此，有必要尋求一種新穎的半導體裝置及其製造方法，其能夠解決或改善上述的問題，據此提供一種功率金屬氧化物半導體場效電晶體，其具有較低的總閘極電荷(gate charge，Qg)及較低的閘極對汲極電容，並能夠在高頻應用中良好地運作。

本發明實施例係提供一種半導體裝置，包括一基底，具有一汲極區位於其中。一閘極電極層設置於汲極區上。一第一場板導體設置於基底上且重疊於汲極區。一間隙橫向地位於第一場板導體與閘極電極層之間。一第二場板導體覆蓋第一場板導體及間隙，且與第一場板導體分離。

本發明實施例係提供一種半導體裝置的製造方法，包括提供一基底，基底具有一汲極區位於其中。在汲極區上形成一閘極電極層。在基底上形成一第一場板導體，其中第一場板導體與汲極區重疊，且一間隙橫向地形成於第一場板導體與閘極電極層之間。形成一第二場板導體，以覆蓋第一場板導體及間隙，其中第二場板導體與第一場板導體分離。

100‧‧‧基底

120‧‧‧氧化層

130‧‧‧閘極介電層

140‧‧‧閘極電極層

160‧‧‧基體區

170‧‧‧汲極區

200‧‧‧基底

210‧‧‧隔離結構

220‧‧‧場板絕緣體

230‧‧‧閘極介電層

235‧‧‧介電層

240‧‧‧閘極電極層

250‧‧‧間隙壁

255‧‧‧間隙壁

260‧‧‧基體區

270‧‧‧汲極區

280‧‧‧源極區

290‧‧‧基極區

300‧‧‧第一填充層

310‧‧‧第一場板導體

320‧‧‧第二場板導體

330‧‧‧第二填充層

340‧‧‧第三場板導體

350‧‧‧第三填充層

360‧‧‧第四場板導體

Cgd‧‧‧總閘極對汲極電容

Cgd1‧‧‧第一閘極對汲極電容

Cgd2‧‧‧第二閘極對汲極

G‧‧‧間隙

第1圖係繪示出傳統的金屬氧化物半導體場效電晶體的剖面示意圖。

第2圖係繪示出本發明一實施例之半導體裝置的剖面示意圖。

第3圖係繪示出本發明另一實施例之半導體裝置的剖面示意圖。

以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

以下配合第2圖說明根據本發明一實施例之半導體裝置，其中第2圖係繪示出根據本發明一實施例之半導體裝置的剖面示意圖。半導體裝置包括一基底200。在本實施例中，基底200可為單晶矽基底、磊晶矽基底、矽鍺基底、絕緣層上覆矽(silicon on insulator，SOI)基底、化合物半導體基底或其他適合的半導體基底。在本實施例中，基底200的導電類型為n型，但並不限定於此。在其他實施例中，基底200的導電類型也可為p型，且可根據設計需要選擇其導電類型。

複數隔離結構210位於基底200內，以定義出基底200的主動區。在本實施例中，隔離結構210為局部矽氧化(local oxidation of silicon，LOCOS)結構。在其他實施例中，隔離結構210也可為淺溝槽隔離(shallow trench isolation，STI)結構。

一基體區260位於主動區的基底200內，且一源極區280及鄰接於源極區280的一基極(bulk)區290位於基體區260內。

一汲極區270位於主動區的基底200內，且鄰接於基體區260。源極區280設置於基極區290與汲極區270之間，且一部分的基體區260夾設於源極區280與汲極區270之間。

一場板(field-plate)絕緣體220設置於主動區的基底200上，且鄰接於汲極區270，以控制及最佳化電場分布的形狀。在一實施例中，場板絕緣體220及隔離結構210更延伸至基底200內，且場板絕緣體220位於基底200內的深度小於隔離結構210位於基底200內的深度。再者，場板絕緣體220的厚度小於隔離結構210的厚度。在本實施例中，場板絕緣體220為局部矽氧化結構。

一閘極電極層240設置於主動區的基底200上，且一閘極介電層230夾設於閘極電極層240與基底200內的汲極區270之間。一部分的閘極電極層240縱向地重疊於汲極區270，且其餘部分的閘極電極層240縱向地重疊於基體區260。在本實施例中，閘極電極層240可包括多晶矽、金屬或其他適合的導電材料。在本實施例中，閘極介電層230可包括氧化物、氮化物、氮氧化物或其他適合的介電材料。

複數間隙壁250設置於閘極電極層240的兩相對側壁上。在本實施例中，間隙壁250可包括氧化物或其他適合的 介電材料。

一第一場板導體310設置於主動區的基底200上，且一介電層235夾設於一部分的第一場板導體310與基底200之間，而場板絕緣體220夾設於其餘部分的第一場板導體310與基底200內的汲極區270之間。也就是說，第一場板導體310鄰接於場板絕緣體220。在本實施例中，第一場板導體310可包括多晶矽、金屬或其他適合的導電材料。在一實施例中，第一場板導體310與閘極電極層240由相同材料所構成。在其他實施例中，第一場板導體310與閘極電極層240也可由不同材料所構成。在一實施例中，第一場板導體310及閘極電極層240具有相同厚度。在其他實施例中，第一場板導體310及閘極電極層240也可具有不同厚度。可以理解的是，第一場板導體310及閘極電極層240實際的材料及厚度(尺寸)並不限定，且取決於設計需求。

在本實施例中，介電層235可包括氧化物、氮化物、氮氧化物或其他適合的介電材料。在一實施例中，介電層235與閘極介電層230由相同材料所構成。在其他實施例中，介電層235與閘極介電層230也可由不同材料所構成。在本實施例中，場板絕緣體220的厚度大於介電層235及閘極介電層230的厚度。

由於第一場板導體310與閘極電極層240彼此間隔，因此一間隙G橫向地位於第一場板導體310與閘極電極層240之間，且亦橫向地位於場板絕緣體220與閘極電極層240之間。在本實施例中，間隙G完全重疊於汲極區270，且上層的第 一場板導體310也完全重疊於下層的汲極區270。在本實施例中，第一場板導體310及閘極電極層240彼此物理性及電性隔離。也就是說，第一場板導體310及閘極電極層240具有獨立且分離的電位(potential)。

複數間隙壁255設置於第一場板導體310的兩相對側壁上。換句話說，位於第一場板導體310及閘極電極層240之間的間隙壁250及間隙壁255填入間隙G。在本實施例中，間隙壁255可包括氧化物或其他適合的介電材料。在一實施例中，間隙壁255與間隙壁250由相同材料所構成。在其他實施例中，間隙壁255與間隙壁250也可由不同材料所構成。在一實施例中，也可省略不形成位於第一場板導體310及閘極電極層240之間的間隙壁250及間隙壁255。

一第一填充層300設置於基底200上，且具有平坦的表面。第一填充層300填入間隙G，且完全覆蓋第一場板導體310、閘極電極層240、隔離結構210及場板絕緣體220。在本實施例中，第一填充層300可包括氧化物或其他適合的介電材料。

一第二場板導體320設置於第一填充層300的平坦表面上，且完全重疊於汲極區270。第一填充層300夾設於第一場板導體310與第二場板導體320之間，使第二場板導體320與第一場板導體310隔離。在本實施例中，第二場板導體320覆蓋第一場板導體310、間隙G及閘極電極層240，且與第一場板導體310未相連而為分離的導體。一部分的第二場板導體320縱向地重疊於第一場板導體310，另一部分的第二場板導體320縱向地重疊於閘極電極層240，而其餘部分的第二場板導體320縱向 地重疊於第一場板導體310與閘極電極層240之間的間隙G。換句話說，間隙G被第二場板導體320所覆蓋。在本實施例中，第二場板導體320可包括多晶矽、金屬或其他適合的導電材料。在一實施例中，第二場板導體320與第一場板導體310由相同材料所構成。在其他實施例中，第二場板導體320與第一場板導體310也可由不同材料所構成。在本實施例中，第二場板導體320的厚度小於第一場板導體310的厚度。在某些實施例中，第一場板導體310及堆疊於其上的第二場板導體320可接地、與源極區280電性連接或具有獨立的電位，以作為電容。

在一實施例中，第一場板導體310被第二場板導體320局部地覆蓋，如第2圖所示。在另一實施例中，第二場板導體320可橫向地延伸至對準第一場板導體310非鄰近於間隙G的側壁。又另一實施例中，第二場板導體320可同時覆蓋第一場板導體310及場板絕緣體220。在其他實施例中，第二場板導體320可橫向地進一步延伸至場板絕緣體220的外側。再者，在一實施例中，閘極電極層240被第二場板導體320局部地覆蓋，但第二場板導體320未覆蓋基體區260，如第2圖所示。在另一實施例中，第二場板導體320可橫向地延伸至對準基體區260與汲極區270之間的界面。在其他實施例中，第二場板導體320可橫向地延伸至覆蓋基體區260。在本實施例中，閘極電極層240被第二場板導體320所覆蓋的面積小於第一場板導體310被第二場板導體320所覆蓋的面積。再者，閘極電極層240與汲極區270的重疊區域小於第一場板導體310與汲極區270的重疊區域，且也小於第二場板導體320與汲極區270的重疊區域。據此，可以 理解的是第二場板導體320實際的位置及尺寸並不限定，且取決於設計需求。

本發明的半導體裝置還包括一內連線結構，設置於第二場板導體320及第一填充層300上。舉例來說，內連線結構可包括內層介電層(interlayer dielectric，ILD)、金屬層間介電層(inter-metal dielectric，IMD)、金屬層、接觸插塞(contact)及介層窗(via)。為了簡化圖式，此處未繪示出內連線結構。在本實施例中，第二場板導體320設置於內連線結構下方，且與內連線結構內的金屬層有所間隔。第二場板導體320可透過內連線結構的接觸插塞及金屬層與第一場板導體310電性連接，但第二場板導體320與閘極電極層240電性隔離。也就是說，第二場板導體320與第一場板導體310具有相同電位，而第二場板導體320與閘極電極層240具有不同電位。第二場板導體320及第一場板導體310能夠控制及最佳化電場分布的數值大小。

在其他實施例中，第二場板導體320可設置於內連線結構中，且為內連線結構的一部分。舉例來說，第二場板導體320可由內連線結構的最底層金屬層(M1)所構成，此時，可不形成第一填充層300，且間隙G可被內層介電層所填充，而第二場板導體320是直接設置於內層介電層上。

當第二場板導體320並非內連線結構的一部分時，由於第2圖所示之第一填充層300的厚度遠小於內層介電層的厚度，因此第二場板導體320與基底200上表面之間的距離較短，如此一來，第二場板導體320能夠對電場分布提供較明顯的控制及調整。

以下配合第3圖說明根據本發明另一實施例之半導體裝置，其中相同於第2圖中的部件係使用相同的標號並省略其說明。第3圖中的半導體裝置之結構類似於第2圖中的半導體裝置之結構，差異之一在於第3圖中的半導體裝置還包括第二填充層330、第三填充層350、第三場板導體340及第四場板導體360。第二填充層330設置於第一填充層300上，且覆蓋第二場板導體320。第三場板導體340設置於第二填充層330的平坦表面上，且完全重疊於汲極區270。在本實施例中，第三場板導體340覆蓋第一場板導體310、間隙G及第二場板導體320，且第二填充層330夾設於第二場板導體320與第三場板導體340之間。第三填充層350設置於第二填充層330上，且覆蓋第三場板導體340。第四場板導體360設置於第三填充層350的平坦表面上，且完全重疊於汲極區270。在本實施例中，第二填充層330及第三填充層350可包括氧化物或其他適合的介電材料，且第三場板導體340及第四場板導體360可包括多晶矽、金屬或其他適合的導電材料。

如第3圖所示，第三場板導體340橫向地延伸至對準第一場板導體310非鄰近於間隙G的側壁，且更橫向地延伸至對準閘極電極層240鄰近於間隙G的側壁。因此，第三場板導體340覆蓋間隙G。第四場板導體360橫向地延伸至對準第一場板導體310非鄰近於間隙G的側壁，而並未延伸至對準閘極電極層240鄰近於間隙G的側壁。因此，第四場板導體360僅局部地覆蓋間隙G。第三場板導體340及第四場板導體360皆縱向地重疊於第一場板導體310，而未重疊於閘極電極層240。在其他實施 例中，第三場板導體340及/或第四場板導體360也可選擇性地延伸至重疊於閘極電極層240。

第2圖與第3圖的實施例之間的差異還包括第3圖中的第二場板導體320橫向地延伸至對準基體區260與汲極區270之間的界面。再者，第3圖中的間隙G被第一填充層300完全填滿，而未局部地填入間隙壁250及間隙壁255。

在一實施例中，第二場板導體320、第三場板導體340及第四場板導體360具有不同的尺寸。在另一實施例中，第二場板導體320、第三場板導體340及第四場板導體360的任意兩者可具有相同的尺寸。在其他實施例中，第二場板導體320、第三場板導體340及第四場板導體360可皆具有相同的尺寸。可以理解的是，第二場板導體320、第三場板導體340及第四場板導體360實際的尺寸(包含厚度)及位置並不限定，且取決於設計需求。

類似於第2圖的實施例，在第3圖的實施例中，半導體裝置還包括一內連線結構，設置於第四場板導體360及第三填充層350上。為了簡化圖式，此處未繪示出內連線結構。在本實施例中，第四場板導體360設置於內連線結構下方，且與內連線結構內的金屬層有所間隔。第二場板導體320、第三場板導體340及第四場板導體360可透過內連線結構的接觸插塞及金屬層與第一場板導體310電性連接，但第一場板導體310、第二場板導體320、第三場板導體340及第四場板導體360皆與閘極電極層240電性隔離。也就是說，閘極電極層240具有獨立的電位。第一場板導體310、第二場板導體320、第三場板 導體340及第四場板導體360皆能夠控制及調整電場分布。場板導體與基底200上表面之間的距離越短，場板導體對電場分布的控制能力越強。

在另一實施例中，第四場板導體360可設置於內連線結構中，且為內連線結構的一部分。舉例來說，第四場板導體360可由內連線結構的最底層金屬層所構成。又另一實施例中，第三場板導體340及第四場板導體360可設置於內連線結構中，且為內連線結構的一部分。舉例來說，第三場板導體340可由內連線結構的最底層金屬層所構成，且第四場板導體360可由最底層金屬層上的第二金屬層(M2)所構成。在其他實施例中，第二場板導體320、第三場板導體340及第四場板導體360可皆設置於內連線結構中，且為內連線結構的一部分。舉例來說，第二場板導體320可由內連線結構的最底層金屬層所構成，第三場板導體340可由最底層金屬層上的第二金屬層所構成，且第四場板導體360可由第二金屬層上的第三金屬層(M3)所構成。

如第2圖所示，半導體裝置包括堆疊於第一場板導體310上的第二場板導體320。如第3圖所示，半導體裝置包括堆疊於第一場板導體310上的第二場板導體320、第三場板導體340及第四場板導體360。然而，在其他實施例中，半導體裝置可包括堆疊於第一場板導體310上的兩層或三層以上的場板導體，可以理解的是堆疊於第一場板導體310上的場板導體之實際數量取決於設計需求。

根據本發明上述實施例，半導體裝置包括第一場 板導體310，其與閘極電極層240物理性分離而具有間隙G，且與閘極電極層240電性隔離，如此一來半導體裝置的閘極由閘極電極層240所構成而不包含第一場板導體310，使得閘極與汲極區的重疊區域大幅縮小，因此半導體裝置的閘極電容能夠有效降低。

舉例來說，根據上述實施例之半導體裝置的總閘極對汲極電容Cgd(如第2及3圖所示)遠小於第1圖中傳統的LD-MOSFET的總閘極對汲極電容(其包含了第一閘極對汲極電容Cgd1及第二閘極對汲極電容Cgd2)。明顯地，第2及3圖所示半導體裝置的總閘極對汲極電容並不包含第1圖所示之第二閘極對汲極電容Cgd2。再者，第2及3圖所示的總閘極對汲極電容Cgd甚至小於第1圖所示之第一閘極對汲極電容Cgd1。

根據上述實施例之半導體裝置，其總閘極對汲極電容Cgd藉由消除第二閘極對汲極Cgd2及盡可能減少第一閘極對汲極電容Cgd1的方式而大幅降低，然而此時半導體裝置的電場分布會非連續性地降低。舉例來說，與位於第一場板導體310及閘極電極層240之間的間隙G對應的電場會突然增加，且電場集中於對應間隙G的位置，導致半導體裝置難以順利運作。

根據本發明上述實施例，半導體裝置還包括至少一層場板導體，其堆疊於第一場板導體310上，且至少覆蓋間隙G。堆疊於第一場板導體310上方的場板導體與閘極電極層240具有獨立且分離的電位，如此一來可分散對應於間隙G的電場，且半導體裝置的電場分布能夠連續且逐步地降低。因此，根據上述實施例之半導體裝置的開關速度能夠改善，且半導體 裝置在高頻應用中能夠良好地運作。

以下配合第2圖說明根據本發明一實施例之半導體裝置的製造方法。提供包括主動區的一基底200，主動區由形成於基底200內的隔離結構210所定義。為了簡化圖式，第2圖中僅繪示出單一主動區的一部份。然後，在主動區的基底200上成長一場板絕緣體220，例如透過局部矽氧化技術。利用適合的沉積製程及圖案化製程，在基底200上形成一閘極介電層230及一介電層235。舉例來說，沉積製程可為化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程或塗佈製程，且圖案化製程包括微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程或反應性離子蝕刻製程)。在一實施例中，閘極介電層230及介電層235在同一步驟中形成，然而在其他實施例中，閘極介電層230及介電層235也可在不同步驟中形成及/或由不同材料所構成。

接著，利用適合的沉積製程及圖案化製程，在主動區的基底200上形成一閘極電極層240及一第一場板導體310。在一實施例中，閘極電極層240及第一場板導體310在同一步驟中形成，然而在其他實施例中，閘極電極層240及第一場板導體310也可在不同步驟中形成及/或由不同材料所構成。藉由上述圖案化製程，可直接將同一材料層分離成第一場板導體310及閘極電極層240，且一間隙G形成於第一場板導體310及閘極電極層240之間，而無須進行額外的製程。

接著，透過適合的離子佈植製程，在主動區的基 底200內形成一基體區260以及與基體區260鄰接的一汲極區270。然後，透過適合的離子佈植製程，在基體區260內形成一源極區280以及與源極區280鄰接的一基極區290。

利用適合的沉積製程及圖案化製程，在閘極電極層240的兩相對側壁上形成複數間隙壁250，且在第一場板導體310的兩相對側壁上形成複數間隙壁255。在一實施例中，間隙壁250及間隙壁255在同一步驟中形成，然而在其他實施例中，間隙壁250及間隙壁255在也可在不同步驟中形成及/或由不同材料所構成。

之後，透過適合的沉積製程，在基底200上形成一第一填充層300，以覆蓋第一場板導體310、閘極電極層240、隔離結構210及場板絕緣體220，並提供平坦表面。然後，利用適合的沉積製程及圖案化製程，在第一填充層300的平坦表面上形成一第二場板導體320。在某些實施例中，本發明實施例之半導體裝置的製造方法可更包括此處未提及的其他適合的製程步驟，進而完成所謂的半導體裝置的前段(front-end)製程。接著，透過所謂的半導體裝置的後段(back-end)製程，在第二場板導體320及第一填充層300上形成一內連線結構(未繪示)。

概括而言，第2圖所示之半導體裝置的製造方法至少包括步驟(i)在含有隔離結構210的基底200上形成場板絕緣體220、閘極介電層230及介電層235；步驟(ii)在場板絕緣體220、閘極介電層230及介電層235上形成閘極電極層240及第一場板導體310；步驟(iii)形成基體區260及汲極區270；步驟(iv) 形成源極區280及基極區290以及形成間隙壁250及255；步驟(v)形成第一填充層300及第二場板導體320；以及步驟(vi)形成內連線結構。

然而，在某些實施例中，步驟(v)不限定於在步驟(iv)與步驟(vi)之間進行，步驟(v)也可選擇性在步驟(ii)與步驟(iii)之間進行或是在步驟(iii)與步驟(iv)之間進行。在其他實施例中，當第二場板導體320為內連線的一部分時，省略步驟(v)，且在步驟(vi)中形成第二場板導體320。可以理解的是，形成第二場板導體320的實際步驟並不限定，且取決於設計需求。

以下配合第3圖說明根據本發明另一實施例之半導體裝置的製造方法，其中相同於第2圖中的部件係使用相同的標號並省略其說明。第3圖所示之半導體裝置的製造方法類似於第2圖所示之半導體裝置的製造方法，差異在於第3圖所示之半導體裝置的製造方法中，步驟(V)還包括在形成第一填充層300及第二場板導體320之後，透過多次沉積製程及圖案化製程，依序形成第二填充層330、第三場板導體340、第三填充層350及第四場板導體360。類似地，在某些實施例中，步驟(v)不限定於在步驟(iv)與步驟(vi)之間進行，步驟(v)也可選擇性在步驟(ii)與步驟(iii)之間進行或是在步驟(iii)與步驟(iv)之間進行。

在一實施例中，當第四場板導體360為內連線的一部分時，在步驟(v)中形成第二場板導體320及第三填充層350，而在步驟(vi)中形成第四場板導體360。在另一實施例中，當第三填充層350及第四場板導體360為內連線的一部分時，在步驟 (v)中形成第二場板導體320，而在步驟(vi)中形成第三填充層350及第四場板導體360。在其他實施例中，當第二場板導體320、第三填充層350及第四場板導體360皆為內連線的一部分時，省略步驟(v)且第二場板導體320、第三填充層350及第四場板導體360皆在步驟(vi)中形成。

根據上述實施例，可利用同一沉積製程及圖案化製程，同時形成閘極電極層240及第一場板導體310，且形成間隙G而將第一場板導體310與閘極電極層240分離，因而無須進行額外的製程步驟。再者，第一填充層300可為第二場板導體320提供平坦的表面，有利於順利形成第二場板導體320。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。

200‧‧‧基底

210‧‧‧隔離結構

220‧‧‧場板絕緣體

230‧‧‧閘極介電層

235‧‧‧介電層

240‧‧‧閘極電極層

250‧‧‧間隙壁

255‧‧‧間隙壁

260‧‧‧基體區

270‧‧‧汲極區

280‧‧‧源極區

290‧‧‧基極區

300‧‧‧第一填充層

310‧‧‧第一場板導體

320‧‧‧第二場板導體

Cgd‧‧‧總閘極對汲極電容

G‧‧‧間隙

Claims (20)

1. 一種半導體裝置，包括：一基底，具有一汲極區位於其中；一閘極電極層，設置於該汲極區上；一第一場板導體，設置於該基底上且重疊於該汲極區，其中一間隙橫向地位於該第一場板導體與該閘極電極層之間；一場板絕緣體，其夾設於該第一場板導體與該汲極區之間；以及一第二場板導體，覆蓋該第一場板導體及該間隙，且與該第一場板導體分離。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第二場板導體還覆蓋該閘極電極層。
3. 如申請專利範圍第2項所述之半導體裝置，其中該閘極電極層被該第二場板導體所覆蓋的面積小於該第一場板導體被該第二場板導體所覆蓋的面積。
4. 如申請專利範圍第1項所述之半導體裝置，其中該閘極電極層重疊於該汲極區，且該閘極電極層與該汲極區的重疊區域小於該第一場板導體與該汲極區的重疊區域。
5. 如申請專利範圍第1項所述之半導體裝置，其中該閘極電極層重疊於該汲極區，且該閘極電極層與該汲極區的重疊區域小於該第二場板導體與該汲極區的重疊區域。
6. 如申請專利範圍第1項所述之半導體裝置，其中該第二場板導體還覆蓋該場板絕緣體。
7. 如申請專利範圍第1項所述之半導體裝置，其中該間隙橫向地位於該場板絕緣體與該閘極電極層之間。
8. 如申請專利範圍第1項所述之半導體裝置，更包括一第一填充層，其夾設於該第一場板導體與該第二場板導體之間，使該第二場板導體與該第一場板導體隔離，其中該第一填充層具有平坦的表面。
9. 如申請專利範圍第1項所述之半導體裝置，更包括一第三場板導體，其覆蓋該第一場板導體、該間隙及該第二場板導體。
10. 如申請專利範圍第9項所述之半導體裝置，更包括一第二填充層，其夾設於該第二場板導體與該第三場板導體之間，且具有平坦的表面。
11. 一種半導體裝置的製造方法，包括：提供一基底，該基底具有一汲極區位於其中；在該汲極區上形成一閘極電極層；在該基底上形成一第一場板導體，其中該第一場板導體與該汲極區重疊，且一間隙橫向地形成於該第一場板導體與該閘極電極層之間；形成一場板絕緣體，其中該場板絕緣體夾設於該第一場板導體與該汲極區之間；以及形成一第二場板導體，以覆蓋該第一場板導體及該間隙，其中該第二場板導體與該第一場板導體分離。
12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該第二場板導體還覆蓋該閘極電極層。
13. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該閘極電極層被該第二場板導體所覆蓋的面積小於該第一場板導體被該第二場板導體所覆蓋的面積。
14. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該閘極電極層重疊於該汲極區，且該閘極電極層與該汲極區的重疊區域小於該第一場板導體與該汲極區的重疊區域。
15. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該閘極電極層重疊於該汲極區，且該閘極電極層與該汲極區的重疊區域小於該第二場板導體與該汲極區的重疊區域。
16. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該第二場板導體還覆蓋該場板絕緣體。
17. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該間隙橫向地位於該場板絕緣體與該閘極電極層之間。
18. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括形成一第一填充層，其中該第一填充層夾設於該第一場板導體與該第二場板導體之間，使該第二場板導體與該第一場板導體隔離，且其中該第一填充層具有平坦的表面。
19. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括形成一第三場板導體，其中該第三場板導體覆蓋該第一場板導體、該間隙及該第二場板導體。
20. 如申請專利範圍第19項所述之半導體裝置的製造方法，更包括形成一第二填充層，其中該第二填充層夾設於該第二 場板導體與該第三場板導體之間，且具有平坦的表面。