TWI629795B - 溝槽式功率半導體元件及其製造方法 - Google Patents
溝槽式功率半導體元件及其製造方法 Download PDFInfo
- Publication number
- TWI629795B TWI629795B TW106133739A TW106133739A TWI629795B TW I629795 B TWI629795 B TW I629795B TW 106133739 A TW106133739 A TW 106133739A TW 106133739 A TW106133739 A TW 106133739A TW I629795 B TWI629795 B TW I629795B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- trench
- dielectric layer
- electrode
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 167
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 79
- 239000010410 layer Substances 0.000 claims description 312
- 238000000034 method Methods 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 8
- 230000000717 retained effect Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- -1 phosphorus ion Chemical class 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004308 accommodation Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- CKHJYUSOUQDYEN-UHFFFAOYSA-N gallium(3+) Chemical compound [Ga+3] CKHJYUSOUQDYEN-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Abstract
本發明公開一種溝槽式功率半導體元件及其製造方法。溝槽式功率半導體元件的溝槽閘極結構包括一遮蔽電極、一位於遮蔽電極上方的閘極以及一位於遮蔽電極與閘極之間的極間介電層。在形成極間介電層之前，形成溝槽閘極結構的步驟至少包括：形成一疊層結構覆蓋元件溝槽的內壁面，其中，疊層結構至少包括一半導體材料層以及一覆蓋半導體材料層的初始內介電層；形成一重摻雜半導體材料於元件溝槽的下半部；以及去除一部分位於元件溝槽的上半部的初始內介電層，以裸露出半導體材料層的一上半部以及重摻雜半導體材料的頂部。如此，可以避免在後續製作過程中所形成的閘極的底部具有尖角。
Description
本發明是涉及一種功率半導體元件及其製造方法，且特別是涉及一種具有遮蔽電極的溝槽式功率半導體元件及其製造方法。
現有的溝槽式功率金氧半場效電晶體(Power Metal Oxide Semiconductor Field Transistor,Power MOSFET)的工作損失可分成切換損失(switching loss)及導通損失(conducting loss)兩大類，其中閘極/汲極的電容值(Cgd)是影響切換損失的重要參數。若是閘極/汲極電容值太高會造成切換損失增加，進而限制功率金氧半場效電晶體的切換速度，不利於應用高頻電路中。
據此，現有的溝槽式功率金氧半場效電晶體中會具有一位於閘極溝槽下半部的遮蔽電極(shielding electrode)，以降低閘極/汲極電容值，以在不犧牲導通電阻(on-resistance)的情況下增加崩潰電壓。並且可以在維持相同崩潰電壓的狀態下，採用濃度較高的磊晶層，這樣就可以得到更低的導通電阻。
然而，請參照圖1，其顯示現有的溝槽式功率金氧半場效電晶體的局部剖面示意圖。如圖1所示，在溝槽式功率金氧半場效電晶體T中，由於在通過熱氧化處理形成閘極10與遮蔽電極11之間的極間介電層12時，極間介電層12的頂面會具有兩個凹陷區，這兩個凹陷區分別靠近溝槽h1的兩側壁面s1、s2。因此，在形成閘極10後，閘極10的底部會具有分別填入兩個凹陷區的兩個尖
角101、102。閘極10底部的兩個尖角101、102會導致電場增加而降低溝槽式功率金氧半場效電晶體的耐壓，從而降低元件的可靠度。
本發明所要解決的技術問題在於，提供一種溝槽式功率半導體元件及其製造方法，其在形成極間介電層之前先形成一層半導體材料層，以避免極間介電層的頂面產生凹陷。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種溝槽式功率半導體元件，其包括基材、磊晶層以及溝槽閘極結構。磊晶層設置於基材上並具有至少一形成於磊晶層中的元件溝槽。溝槽閘極結構位於至少一元件溝槽內，且包括外側絕緣層、遮蔽電極、閘極以及遮蔽疊層。外側絕緣層覆蓋元件溝槽的內壁面。遮蔽電極設置於至少一元件溝槽的下半部。閘極設置於遮蔽電極上，並與遮蔽電極彼此電性絕緣。遮蔽疊層覆蓋外側絕緣層的一下內壁面，遮蔽疊層至少包括一與遮蔽電極彼此分離的半導體層，且半導體層位於下內壁面與遮蔽電極之間。
為了解決上述的技術問題，本發明所採用的另外一技術方案是，提供一種溝槽式功率半導體元件的製造方法，其包括形成一磊晶層於一基材上；形成一元件溝槽於磊晶層內；形成一溝槽閘極結構於元件溝槽內，溝槽閘極結構具有一遮蔽電極、一位於遮蔽電極上方的閘極以及一位於遮蔽電極與閘極之間的極間介電層。在形成極間介電層之前，形成溝槽閘極結構的步驟至少包括：形成一疊層結構覆蓋元件溝槽的內壁面，其中，疊層結構至少包括一半導體材料層以及一覆蓋半導體材料層的初始內介電層；形成一重摻雜半導體材料於元件溝槽的下半部；以及去除一部分位於元件溝槽的上半部的初始內介電層，以裸露出半導體材料層的一上半部以及重摻雜半導體材料的頂部。
本發明的其中一有益效果在於，本發明所提供的溝槽式功率
半導體元件及其製作方法，其能通過“在形成極間介電層之前，形成一疊層結構覆蓋元件溝槽的內壁面”以及”疊層結構至少包括一半導體材料層以及一覆蓋半導體材料層的初始內介電層”的技術方案，可在後續步驟中避免極間介電層的頂面產生凹陷區，從而避免閘極底部具有尖角。如此，本發明實施例所提供的溝槽式功率半導體元件的製造方法所製造的溝槽式功率半導體元件可具有較高的閘極耐壓以及較高的可靠度(reliability)。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
T‧‧‧現有的溝槽式功率金氧半場效電晶體
10‧‧‧閘極
11‧‧‧遮蔽電極
12‧‧‧極間介電層
h1‧‧‧溝槽
s1、s2‧‧‧側壁面
101、102‧‧‧尖角
T1、T2‧‧‧溝槽式功率半導體元件
G1、G2‧‧‧溝槽閘極結構
20‧‧‧基材
21‧‧‧磊晶層
210‧‧‧漂移區
211‧‧‧基體區
212‧‧‧源極區
21h‧‧‧元件溝槽
22‧‧‧疊層結構
220‧‧‧外側絕緣層
220a‧‧‧上內壁面
220b‧‧‧下內壁面
221‧‧‧中間介電層
221b‧‧‧上部介電層
221a‧‧‧夾層
222’‧‧‧半導體材料層
223’‧‧‧初始內介電層
23’‧‧‧重摻雜半導體材料
223‧‧‧內介電層
222a‧‧‧半導體材料層上半部
24‧‧‧熱氧化層
240‧‧‧側壁部
241‧‧‧隔絕部
222‧‧‧半導體層
23‧‧‧遮蔽電極
25‧‧‧極間介電層
26‧‧‧閘極
M1、M2‧‧‧遮蔽疊層
S1‧‧‧第一段差結構
S2‧‧‧第二段差結構
27‧‧‧內側絕緣層
H1‧‧‧容置空間
S100~S400、S301~S308‧‧‧流程步驟
圖1為現有的溝槽式功率金氧半場效電晶體的局部剖面示意圖。
圖2為本發明其中一實施例的溝槽式功率半導體元件的製造方法的流程圖。
圖3A為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S301中的局部剖面示意圖。
圖3B為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S302中的局部剖面示意圖。
圖3C為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S303中的局部剖面示意圖。
圖3D為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S304中的局部剖面示意圖。
圖3E為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S305中的局部剖面示意圖。
圖3F為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S308中的局部剖面示意圖。
圖3G為本發明其中一實施例的溝槽式功率半導體元件的局
部剖面示意圖。
圖4A為本發明另一實施例的溝槽式功率半導體元件在圖2的步驟S306中的局部剖面示意圖。
圖4B為本發明另一實施例的溝槽式功率半導體元件在圖2的步驟S307中的局部剖面示意圖。
圖4C為本發明另一實施例的溝槽式功率半導體元件在圖2的步驟S308中的局部剖面示意圖。
圖4D為本發明另一實施例的溝槽式功率半導體元件的局部剖面示意圖。
以下是通過特定的具體實施例來說明本發明所公開有關“溝槽式功率半導體元件及其製造方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
首先，詳細說明本發明實施例所提供的溝槽式功率半導體元件的製造方法。請參閱圖2、圖3A至圖3F。圖2為本發明其中一實施例的溝槽式功率半導體元件的製造方法的流程圖。圖3A至圖3F分別顯示本發明其中一實施例的溝槽式功率半導體元件在圖2
的各步驟中的局部剖面示意圖。
請參照圖2，在步驟S100中，形成一磊晶層於一基材上。接著，在步驟S200中，形成一元件溝槽於磊晶層內。隨後，在步驟S300中，形成一溝槽閘極結構於元件溝槽內。
請先參照圖2中的步驟S301至S306以及圖3A至圖3F，進一步說明形成溝槽閘極結構的詳細步驟。
在步驟S301中，形成一疊層結構覆蓋元件溝槽的內壁面，其中，疊層結構至少包括一半導體材料層以及一覆蓋半導體材料層的初始內介電層。在圖3A中，已經先完成圖2的步驟S100、S200以及S301。如圖3A所示，磊晶層21位於一基材20上，磊晶層21中已經先形成一元件溝槽21h，且疊層結構22覆蓋元件溝槽21h的內壁面。
具體而言，基材20具有高濃度的第一型導電性雜質，以作為溝槽式功率半導體元件的汲極區(drain)。前述的第一型導電性雜質可以是N型或P型導電性雜質。假設基材20為矽基材，N型導電性雜質為五價元素離子，例如磷離子或砷離子，而P型導電性雜質為三價元素離子，例如硼離子、鋁離子或鎵離子。
磊晶層21(epitaxial layer)具有和基材20相同的導電型，但磊晶層21的摻雜濃度低於基材20的摻雜濃度。以NMOS電晶體為例，基材20具有高濃度的N型摻雜(N+)，而磊晶層21具有低濃度的N型摻雜(N-)。以PMOS電晶體為例，基材20與磊晶層21則分別具有高濃度的P型摻雜(P+ doping)以及低濃度的P型摻雜(P- doping)。
另外，形成元件溝槽21h的步驟可以應用任何已知的技術手段。舉例而言，先形成圖案化光阻(未圖示)，以定義出元件溝槽21h的位置，然而本發明並不以此舉例為限。隨後，通過圖案化光阻形成開口，再進一步通過蝕刻處理，如：乾蝕刻或濕蝕刻，以在磊晶層21中形成元件溝槽21h。
在本發明實施例中，疊層結構22包括外側絕緣層220、中間介電層221、半導體材料層222’以及初始內介電層223’。具體而言，外側絕緣層220、中間介電層221、半導體材料層222’以及初始內介電層223’會依序形成在元件溝槽21h的內壁面上並覆蓋磊晶層21的表面。也就是說，中間介電層221與半導體材料層222’位於外側絕緣層220與初始內介電層223’之間，且半導體材料層222’是位於中間介電層221與初始內介電層223’之間。
在本實施例中，外側絕緣層220的材料和中間介電層221的材料不同。在一實施例中，外側絕緣層220是氧化物層，如：氧化矽，而中間介電層221是氮化物層，如：氮化矽。中間介電層221的材料與外側絕緣層220的材料不同，可以在後續的蝕刻處理中保護外側絕緣層220不被蝕刻。
須說明的是，在形成中間介電層221之後，會先形成半導體材料層222’覆蓋於中間介電層221上，再形成初始內介電層223’。在一實施例中，半導體材料層222’可以是一本質半導體層，也就是一絕緣層。但是，在另一實施例中，半導體材料層222’也可以是一經摻雜的半導體層。舉例而言，半導體材料層222’可以是被摻雜N型雜質或是P型雜質的多晶矽材料層，而具有導電性，然而本發明並不以此舉例為限。另外，半導體材料層222’的厚度可以越薄越好。
初始內介電層223’的材料與外側絕緣層220的材料相同，而可都是氧化物層。在本實施例中，初始內介電層223’的厚度會比半導體材料層222’的厚度更厚，但初始內介電層223’仍會在元件溝槽21h內定義出一空間，而不會將元件溝槽21h填滿。
請繼續參照圖2以及圖3B。圖3B為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S302中的局部剖面示意圖。在步驟S302中，形成一重摻雜半導體材料於所述元件溝槽的下半部。如圖3B所示，重摻雜半導體材料23’形成於初始內介電層223’
所定義的空間內，並位於元件溝槽21h的下半部。
在一實施例中，是先毯覆式(blanketly)地形成一重摻雜半導體層於磊晶層21上，並填入元件溝槽21h中。接著，回蝕(etch back)去除磊晶層21表面上所覆蓋的重摻雜半導體層，而留下位於元件溝槽21h下半部的重摻雜半導體材料23’。重摻雜半導體材料23’例如是含導電性雜質的多晶矽結構(doped poly-Si)。在一實施例中，是通過在內摻雜化學氣相沉積製程(in-situ doping CVD process)來形成重摻雜半導體層。
請繼續參照圖2。在步驟S303中，去除一部分位於元件溝槽的上半部的初始內介電層，以裸露出半導體材料層的一上半部以及重摻雜半導體材料的頂部。
配合參照圖3C。圖3C為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S303中的局部剖面示意圖。在去除一部分位於元件溝槽21h上半部的初始內介電層223’之後，形成位於元件溝槽21h下半部的內介電層223，且半導體材料層222’的一上半部222a以及重摻雜半導體材料23’的頂部會被裸露出來。換言之，重摻雜半導體材料23’的頂部會突出於內介電層223的頂面。
接著，在圖2的步驟S304中，以一熱氧化處理氧化重摻雜半導體材料的頂部以及半導體材料層的上半部，以形成一熱氧化層。請配合參照圖3D，圖3D為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S304中的局部剖面示意圖。
如圖3D所示，在執行熱氧化處理之後，半導體材料層222’的上半部222a以及重摻雜半導體材料23’的頂部都被氧化，而形成熱氧化層24。須說明的是，位於元件溝槽21h下半部的半導體材料層222’被內介電層223覆蓋而未被氧化。也就是說，未被氧化的半導體材料層222’形成一半導體層222。另外，未被氧化的重摻雜半導體材料23’形成遮蔽電極23。據此，半導體層222會位於中間介電層221以及遮蔽電極23之間。
如圖3D所示，熱氧化層24包括兩相對的側壁部240以及一連接於兩個側壁部240之間的隔絕部241。兩個側壁部240是大致平行於元件溝槽21h的深度方向覆蓋在中間介電層221的上半部，而隔絕部241則形成於遮蔽電極23以及半導體層222上。在本實施例中，隔絕部241的厚度大於側壁部240的厚度。
須說明的是，在本實施例中，在執行熱氧化製程時，若是缺少中間介電層221的保護，可能會使磊晶層21中的矽擴散出來而繼續被氧化，而使熱氧化層24的側壁部240厚度大於隔絕部241。因此，在本實施例中，中間介電層221覆蓋於外側絕緣層220以及磊晶層21上，可以避免磊晶層21被進一步氧化，並控制熱氧化層24的側壁部240的厚度在預設範圍內。
接著，在圖2中的步驟S305中，去除側壁部以及部分的隔絕部，以形成極間介電層。請參照圖3E，圖3E為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S305中的局部剖面示意圖。
如圖3E所示，熱氧化層24的側壁部240會被完全移除。由於隔絕部241的厚度大於側壁部240的厚度，因此在去除側壁部240時，隔絕部241不會被完全去除。在本實施例中，在去除側壁部240之後，隔絕部241的厚度仍會大於70nm，以作為用來隔絕遮蔽電極23與閘極26的極間介電層25。
另外，若半導體材料層222’的厚度為10nm，則側壁部240的厚度會大約是22.7nm，然而本發明並不以此舉例為限。因此，可通過控制半導體材料層222’的厚度，來限制熱氧化處理後所形成的側壁部240的厚度。
另外，在去除熱氧化層24的側壁部240之後，極間介電層25以及中間介電層221在元件溝槽21h的上半部定義出一容置空間H1。
接著，請參照圖2，在其中一實施例中，在執行步驟S305之
後，可以直接執行步驟S308。在另一實施例中，也可以先依序執行步驟S306、步驟S307之後，再執行步驟S308。
在本實施例中，在執行步驟S305之後，直接執行步驟S308。在步驟S308中，形成閘極於元件溝槽的上半部。
請參照圖3F，圖3F為本發明其中一實施例的溝槽式功率半導體元件在圖2的步驟S308中的局部剖面示意圖。如圖3F所示，形成閘極26於容置空間H1中，且閘極26通過極間介電層25與遮蔽電極23絕緣。在一實施例中，閘極26的材料為重摻雜的多晶矽。
在形成閘極26的步驟中，可以先毯覆式地在磊晶層21上以及在容置空間H1中填入重摻雜多晶矽材料，再回蝕去除位於磊晶層21上的重摻雜多晶矽材料，而形成閘極26。經由上述步驟S301~S305、S308，可在元件溝槽21h內形成溝槽閘極結構G1。
值得注意的是，在本發明實施例中，在形成極間介電層25的步驟中，是使重摻雜半導體材料23’的頂部以及半導體材料層222’的上半部222a氧化，以形成熱氧化層24。之後，再通過蝕刻熱氧化層24的側壁部240來形成極間介電層25。也就是說，本發明實施例中，可以在蝕刻熱氧化層24的步驟中，定義極間介電層25的頂面輸廓，而避免極間介電層25的頂面具有凹陷區。
不同於現有技術的極間介電層12(如圖1)，本發明實施例的極間介電層25的頂面不會具有凹陷區。據此，在形成閘極26之後，也可避免在閘極26的底部形成尖角，而降低元件的耐壓及可靠度。
另外，在本實施例中，中間介電層221覆蓋外側絕緣層220的整個內壁面。據此，在形成閘極26之後，閘極26會通過中間介電層221和外側絕緣層220以與磊晶層21隔離。具體而言，閘極26的兩相反側面會連接於中間介電層221。
進一步而言，中間介電層221可以被大致區分為位於元件溝槽21h上半部的上部介電層221b以及位於元件溝槽21h下半部的
夾層221a。
在本實施例中，上部介電層221b和一部分外側絕緣層220會共同作為閘絕緣層。另外，夾層221a、半導體層222以及內介電層223共同形成一遮蔽疊層M1。
接著，請再參照圖2，在步驟S400中，形成一基體區以及一源極區於磊晶層內。請參照圖3G，其顯示通過本發明一實施例的製造方法所形成的溝槽式半導體元件的局部剖面示意圖。
詳細而言，是先對磊晶層21執行一基體摻雜製程，以在磊晶層21中形成一輕摻雜區，且輕摻雜區具有和磊晶層21相反的導電型。接著，對輕摻雜區執行一源極摻雜製程，以在輕摻雜區的上半部形成一重摻雜區，且重摻雜區的導電型與輕摻雜區的導電型相反。接著，執行一熱趨入(drive-in)製程，以使輕摻雜區以及重摻雜區內的雜質擴散，而形成基體區211與源極區212，其中源極區212是位於基體區211的上方。在形成基體區211與源極區212之後，可在磊晶層21內定義出一漂移區210(drift region)。
隨後，可繼續形成線路重分布層於磊晶層21上，以使源極區212、閘極26與遮蔽電極23可電性連接至外部的控制電路。形成線路重分佈層的技術手段可採用任何已知的技術手段來實現，在此不贅述。
如圖3G所示，經由圖2的步驟所形成的溝槽式功率半導體元件T1包括基材20、磊晶層21以及溝槽閘極結構G1，其中磊晶層21設置於基材20上，並具有至少一元件溝槽21h，溝槽閘極結構G1位於元件溝槽21h內。具體而言，溝槽閘極結構G1包括外側絕緣層220、遮蔽電極23、閘極26、極間介電層25以及遮蔽疊層M1。
外側絕緣層220覆蓋元件溝槽21h的內壁面，並具有和元件溝槽21h的內壁面大致相符的輪廓。在本發明實施例中，是大致
以基體區211的下邊緣所在的水平面，將外側絕緣層220的內壁面區分為一上內壁面220a以及一下內壁面220b。
遮蔽電極23以及遮蔽疊層M1共同位於元件溝槽21h的下半部。本實施例中，遮蔽疊層M1覆蓋外側絕緣層220的下內壁面220b，並圍繞遮蔽電極23。在本實施例中，遮蔽疊層M1至少包括夾層221a、半導體層222以及內介電層223。
須說明的是，半導體層222通過內介電層223和遮蔽電極23彼此分離，且半導體層222位於內介電層223與夾層221a之間。當半導體層222為本質半導體層時，可以做一絕緣層。另外，在本實施例中，半導體層222為浮接。即便半導體層222為經摻雜半導體層，不論是重摻雜半導體層或是輕摻雜半導體層，也不會影響溝槽式功率半導體元件T1的電性表現。
請繼續參照圖2。在本發明另一實施例中，在執行步驟S305之後，也可執行步驟S306。在步驟S306中，去除一部分的中間介電層，並保留中間介電層位於元件溝槽下半部的一夾層。
請參照圖4A，圖4A為本發明另一實施例的溝槽式功率半導體元件在圖2的步驟S306中的局部剖面示意圖。圖4A可接續前一實施例中的圖3E。
如圖4A所示，中間介電層221的上部介電層221b會被去除，而留下位於元件溝槽21h下半部的夾層221a。在本實施例中，中間介電層221的材料和極間介電層25的材料不同，也和外側絕緣層220的材料不同。因此，中間介電層221的上部介電層221b可以通過選擇性蝕刻來去除。
在選擇性蝕刻製程中，是通過極間介電層25以及外側絕緣層220作為罩冪，來去除中間介電層221的上部介電層221b，但是夾層221a受到極間介電層25以及外側絕緣層220的遮擋而可被保留。
請繼續參照圖4A，在完成上述步驟之後，半導體層222的兩
相反端面會分別對應於夾層221a的兩相反端面而形成兩個段差結構。進一步而言，半導體層222的其中一端面與夾層221a的其中一端面之間形成一第一段差結構S1，且半導體層222的另外一端面與夾層221a的另外一所述端面之間形成一第二段差結構S2。另外，由圖4A可以看出，極間介電層25會從第一段差結構S1延伸至第二段差結構S2。也就是說，極間介電層25的兩相反側表面會分別連接第一段差結構S1與第二段差結構S2。
接著，請參照圖2，在步驟S307中，形成一內側絕緣層於元件溝槽內，以覆蓋外側絕緣層。請配合參照圖4B，圖4B為本發明另一實施例的溝槽式功率半導體元件在圖2的步驟S308中的局部剖面示意圖。
如圖4B所示，另一內側絕緣層27形成於元件溝槽21h內，並覆蓋外側絕緣層220的上內壁面、夾層221a的頂面以及極間介電層25。內側絕緣層27的材料與外側絕緣層220的材料不一定相同，且可以通過任何已知的成膜製程來形成，例如：物理氣相沉積或者是化學氣相沉積。舉例而言，內側絕緣層27的材料與外側絕緣層220的材料都是氧化物(如：氧化矽)，且內側絕緣層27可以通過另一熱氧化處理而形成，然而本發明並不以此舉例為限。
請繼續參照圖4C以及圖4D。如圖4C所示，在執行步驟S306至步驟S308之後，形成另一實施例的溝槽式閘極結構G2。接著，如圖4D所示，在執行圖2中的步驟S400之後，形成本發明另一實施例的溝槽式功率半導體元件T2。
在本實施例的溝槽式功率半導體元件T2中，閘極26是通過外側絕緣層220和內側絕緣層27以與磊晶層21隔離。也就是說，本實施例的外側絕緣層220和內側絕緣層27會共同作為閘絕緣層。內側絕緣層27會連接夾層221a，且內側絕緣層27的一部分會覆蓋極間介電層25。
請參照圖4A至圖4C。值得注意的是，由於在去除上部介電
層221b之後，夾層221a的頂面有可能會和極間介電層25的頂面之間產生高度差，從而形成兩個凹口，如圖4A所示。如此，可能會導致閘極26的底部具有尖角。因此，在圖4B中，內側絕緣層27可以填入夾層221a的頂面和極間介電層25的頂面之間的凹口中。如此，可避免在形成閘極26之後，使閘極26底部具有尖角，而降低溝槽式功率半導體元件T2的可靠度。
須說明的是，在其他實施例中，若外側絕緣層220的厚度較厚，而可避免在夾層221a的頂面和極間介電層25的頂面之間形成凹口，也可以在執行步驟S306之後，直接執行步驟S308。據此，步驟S307也可以被省略。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的溝槽式功率半導體元件及其製作方法，其能通過“在形成極間介電層之前，形成一疊層結構22覆蓋元件溝槽21h的內壁面”、”疊層結構22至少包括一半導體材料層222’以及一覆蓋半導體材料層222’的初始內介電層223’”、“形成一重摻雜半導體材料23’於元件溝槽21h的下半部”以及”去除一部分位於元件溝槽21h的上半部的初始內介電層223’，以裸露出半導體材料層222’的一上半部222a以及重摻雜半導體材料23’的頂部”的技術方案，可在後續形成極間介電層25的步驟中，避免極間介電層25的頂面產生凹陷區，從而避免閘極26底部具有尖角。如此，本發明實施例所提供的溝槽式功率半導體元件的製造方法所製造的溝槽式功率半導體元件T1、T2可具有較高的閘極耐壓以及較高的可靠度(reliability)。
另外，通過本發明實施例的製造方法所製造的溝槽式功率半導體元件T1、T2，會在溝槽閘極結構G1、G2的下半部形成圍繞遮蔽電極23的半導體層222。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式
內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
Claims (16)
- 一種溝槽式功率半導體元件，其包括：一基材；一磊晶層，其設置於所述基材上，並具有至少一元件溝槽形成於所述磊晶層中；一溝槽閘極結構，位於至少一所述元件溝槽內，所述溝槽閘極結構包括：一外側絕緣層，其覆蓋所述元件溝槽的一內壁面；一遮蔽電極，其設置於至少一所述元件溝槽的下半部；一閘極，其設置於所述遮蔽電極上，並與所述遮蔽電極彼此電性絕緣；以及一遮蔽疊層，其覆蓋所述外側絕緣層的一下內壁面，所述遮蔽疊層至少包括一與所述遮蔽電極彼此分離的半導體層，且所述半導體層位於所述下內壁面與所述遮蔽電極之間。
- 如請求項1所述的溝槽式功率半導體元件，其中，所述半導體層為一本質半導體層或是一經摻雜半導體層。
- 如請求項1所述的溝槽式功率半導體元件，其中，所述遮蔽疊層還包括一夾層，且所述夾層位於所述外側絕緣層與所述半導體層之間。
- 如請求項3所述的溝槽式功率半導體元件，其中，所述半導體層的兩相反端面分別與所述夾層的兩相反端面之間形成兩個段差結構。
- 如請求項4所述的溝槽式功率半導體元件，其中，所述溝槽閘極結構還包括一極間介電層，所述極間介電層位於所述遮蔽電極與所述閘極之間，所述極間介電層並隔離所述半導體層與所述閘極，且所述極間介電層的兩相反側表面分別連接兩個所述段差結構。
- 如請求項3所述的溝槽式功率半導體元件，其中，所述溝槽閘極結構還進一步包括一內側絕緣層，覆蓋所述外側絕緣層的一上內壁面，所述內側絕緣層連接所述夾層，且所述閘極通過所述內側絕緣層和所述外側絕緣層以與所述磊晶層隔離。
- 如請求項6所述的溝槽式功率半導體元件，其中，所述內側絕緣層的材料與所述夾層不同，且所述內側絕緣層的一部分覆蓋所述極間介電層。
- 如請求項3所述的溝槽式功率半導體元件，其中，所述溝槽閘極結構還進一步包括一覆蓋所述外側絕緣層的一上內壁面的上部介電層，所述上部介電層的材料和所述夾層相同，且所述上部介電層連接所述夾層以形成一中間介電層。
- 如請求項1所述的溝槽式功率半導體元件，其中，所述遮蔽疊層還包括一內介電層，且所述內介電層位於所述遮蔽電極與所述半導體層之間。
- 一種溝槽式功率半導體元件的製造方法，其包括：形成一磊晶層於一基材上；形成一元件溝槽於所述磊晶層內；以及形成一溝槽閘極結構於所述元件溝槽內，所述溝槽閘極結構具有一遮蔽電極、一位於所述遮蔽電極上方的閘極以及一位於所述遮蔽電極與所述閘極之間的極間介電層，其中，在形成所述極間介電層之前，形成所述溝槽閘極結構的步驟至少包括：形成一疊層結構覆蓋所述元件溝槽的一內壁面，其中，所述疊層結構至少包括一半導體材料層以及一覆蓋所述半導體材料層的初始內介電層；形成一重摻雜半導體材料於所述元件溝槽的下半部；以及去除一部分位於所述元件溝槽的上半部的所述初始內介電層，以裸露出所述半導體材料層的一上半部以及所述重摻雜半導體材料的頂部。
- 如請求項10所述的溝槽式功率半導體元件的製造方法，其中，形成所述溝槽閘極結構的步驟還進一步包括：以一熱氧化處理氧化所述重摻雜半導體材料的頂部以及所述半導體材料層的所述上半部，以形成一熱氧化層，其中，未被氧化的所述半導體材料層形成一半導體層，未被氧化的所述重摻雜半導體材料形成所述遮蔽電極，所述熱氧化層包括一側壁部以及一位於所述遮蔽電極上的隔絕部，且所述隔絕部的厚度大於所述側壁部的厚度；去除所述側壁部以及部分的所述隔絕部，以形成所述極間介電層；以及形成所述閘極於所述元件溝槽的上半部。
- 如請求項11所述的溝槽式功率半導體元件的製造方法，其中，疊層結構還包括一外側絕緣層以及一中間介電層，所述中間介電層與所述半導體材料層位於所述外側絕緣層與所述初始內介電層之間。
- 如請求項12所述的溝槽式功率半導體元件的製造方法，其中，在形成所述閘極的步驟之後，所述閘極的兩相反側面連接所述中間介電層。
- 如請求項12所述的溝槽式功率半導體元件的製造方法，其中，在形成所述閘極的步驟之前，形成所述溝槽閘極結構的步驟還進一步包括：在去除所述側壁部以及部分的所述隔絕部之後，去除一部分的所述中間介電層，並保留所述中間介電層位於元件溝槽下半部的一夾層，其中，所述半導體層的兩相反端面分別與所述夾層的兩相反端面之間形成兩個段差結構；以及形成一內側絕緣層於所述元件溝槽內，以覆蓋所述外側絕緣層。
- 如請求項10所述的溝槽式功率半導體元件的製造方法，其中，在形成所述疊層結構的步驟中，所述半導體材料層為一本質半導體層或是一經摻雜半導體層。
- 如請求項10所述的溝槽式功率半導體元件的製造方法，還進一步包括：在形成所述溝槽閘極結構的步驟之後，形成一基體區以及一源極區於所述磊晶層內。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106133739A TWI629795B (zh) | 2017-09-29 | 2017-09-29 | 溝槽式功率半導體元件及其製造方法 |
| US16/111,382 US10529847B2 (en) | 2017-09-29 | 2018-08-24 | Trench power semiconductor component and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW106133739A TWI629795B (zh) | 2017-09-29 | 2017-09-29 | 溝槽式功率半導體元件及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI629795B true TWI629795B (zh) | 2018-07-11 |
| TW201916372A TW201916372A (zh) | 2019-04-16 |
Family
ID=63640654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106133739A TWI629795B (zh) | 2017-09-29 | 2017-09-29 | 溝槽式功率半導體元件及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10529847B2 (zh) |
| TW (1) | TWI629795B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863617A (zh) * | 2019-04-24 | 2020-10-30 | 帅群微电子股份有限公司 | 沟槽式功率半导体组件及其制造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112652652A (zh) * | 2019-10-12 | 2021-04-13 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
| CN114078849A (zh) * | 2020-08-11 | 2022-02-22 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
| EP4184580A4 (en) | 2020-08-11 | 2024-01-17 | Changxin Memory Tech Inc | MEMORY AND PRODUCTION PROCESS THEREOF |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200739695A (en) * | 2006-02-10 | 2007-10-16 | Fairchild Semiconductor | Low resistance gate for power MOSFET applications and method of manufacture |
| TW200834745A (en) * | 2007-02-02 | 2008-08-16 | Mosel Vitelic Inc | Trench metal-oxide-semiconductor field-effect transistor and fabrication method thereof |
| TW201027628A (en) * | 2009-01-07 | 2010-07-16 | Niko Semiconductor Co Ltd | Method for manufacturing trench MOSFET device with low gate charge and the structure thereof |
| TW201624706A (zh) * | 2014-12-31 | 2016-07-01 | 帥群微電子股份有限公司 | 溝槽式功率金氧半場效電晶體與其製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8497549B2 (en) | 2007-08-21 | 2013-07-30 | Fairchild Semiconductor Corporation | Method and structure for shielded gate trench FET |
| US8044459B2 (en) * | 2008-11-10 | 2011-10-25 | Infineon Technologies Austria Ag | Semiconductor device with trench field plate including first and second semiconductor materials |
-
2017
- 2017-09-29 TW TW106133739A patent/TWI629795B/zh not_active IP Right Cessation
-
2018
- 2018-08-24 US US16/111,382 patent/US10529847B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200739695A (en) * | 2006-02-10 | 2007-10-16 | Fairchild Semiconductor | Low resistance gate for power MOSFET applications and method of manufacture |
| TW200834745A (en) * | 2007-02-02 | 2008-08-16 | Mosel Vitelic Inc | Trench metal-oxide-semiconductor field-effect transistor and fabrication method thereof |
| TW201027628A (en) * | 2009-01-07 | 2010-07-16 | Niko Semiconductor Co Ltd | Method for manufacturing trench MOSFET device with low gate charge and the structure thereof |
| TW201624706A (zh) * | 2014-12-31 | 2016-07-01 | 帥群微電子股份有限公司 | 溝槽式功率金氧半場效電晶體與其製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863617A (zh) * | 2019-04-24 | 2020-10-30 | 帅群微电子股份有限公司 | 沟槽式功率半导体组件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201916372A (zh) | 2019-04-16 |
| US20190103489A1 (en) | 2019-04-04 |
| US10529847B2 (en) | 2020-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI470790B (zh) | 溝渠式閘極金氧半場效電晶體 | |
| US9865694B2 (en) | Split-gate trench power mosfet with protected shield oxide | |
| TWI567979B (zh) | 溝槽式功率半導體元件 | |
| TWI629795B (zh) | 溝槽式功率半導體元件及其製造方法 | |
| US9614073B2 (en) | Semiconductor device, and manufacturing method for same | |
| TWI678805B (zh) | 溝槽式功率半導體元件及其製造方法 | |
| KR20170137637A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20170365708A1 (en) | Trench power semiconductor device | |
| TWI622124B (zh) | 溝槽式功率半導體元件的製造方法 | |
| CN113838906B (zh) | Ldmos晶体管及其制备方法 | |
| TWI588991B (zh) | 溝槽式功率半導體元件 | |
| JP2019169682A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN108962972B (zh) | 沟槽式功率半导体元件及其制造方法 | |
| TWI458022B (zh) | 低閘極電荷的溝槽式功率半導體製造方法 | |
| CN109585547B (zh) | 沟槽式功率半导体元件及其制造方法 | |
| TWI546956B (zh) | 溝渠式閘極金氧半場效電晶體 | |
| TWI517263B (zh) | 半導體裝置及其製造方法 | |
| US9978873B2 (en) | Method for fabricating FinFet | |
| US20220328642A1 (en) | Semiconductor structure and forming method thereof | |
| TWI809577B (zh) | 溝槽式功率半導體元件及其製造方法 | |
| JP2004193281A (ja) | 半導体装置とその製造方法 | |
| CN109216450B (zh) | 沟槽式功率半导体元件的制造方法 | |
| TWI704606B (zh) | 溝槽式功率半導體元件及其製造方法 | |
| US20230411469A1 (en) | Semiconductor structure and formation method thereof | |
| TWI726247B (zh) | 半導體裝置及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |