KR20210062765A - Mos 구조를 포함하는 반도체 소자 - Google Patents

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KR20210062765A
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유재현
김정경
송주현
조수연
홍원표
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Abstract

본 개시의 일 실시예는, 반도체 기판; 상기 반도체 기판에 배치되며, 제1 도전형을 갖는 드리프트 영역; 상기 드리프트 영역에 인접하도록 상기 반도체 기판에 배치되며, 제2 도전형을 갖는 바디 영역; 상기 드리프트 영역에서 상기 바디 영역과 반대 측에 배치된 드레인 영역; 상기 드리프트 영역의 상기 드레인 영역에 인접한 부분에 배치되는 드레인 분리 절연막; 상기 바디 영역의 일부와 상기 드리프트 영역의 일부 상에 걸치도록 상기 반도체 기판 상에 배치된 게이트 절연막; 및 상기 게이트 절연막 상에 배치되며, 적어도 하나의 폐쇄형 개구(closed-type opening)를 갖는 게이트 전극;을 포함하는 반도체 소자를 제공한다.

Description

MOS 구조를 포함하는 반도체 소자{SEMICONDUCTOR DEVICES HAVING A METAL OXIDE SEMICONDUCTOR STRUCTURE}
본 개시는 MOS 구조를 포함하는 반도체 소자에 관한 것으로서, 특히 전력 MOS 트랜지스터를 구비한 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고, 다기능화되고 있다. 이에 따라서 전력 MOS 트랜지스터는 다양한 반도체 소자와 함께 집적화되어 구현되고 있다. 이러한 전력 MOS 트랜지스터의 예로서, LDMOS(Laterally Diffused Metal Oxide Semiconductor) 트랜지스터로 활용되고 있다. LDMOS 트랜지스터는 채널 영역과 드레인 전극이 드리프트(drift) 영역 및/또는 웰(well) 영역에 의해 분리되어 게이트 전극에 의해 동작이 제어될 수 있다.
본 개시에서 해결하고자 하는 기술적 과제는 전기적 동작 특성 및 신뢰성이 이 향상된 MOS 구조를 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 일 실시예는, 반도체 기판; 상기 반도체 기판에 배치되며, 제1 도전형을 갖는 드리프트 영역; 상기 드리프트 영역에 인접하도록 상기 반도체 기판에 배치되며, 제2 도전형을 갖는 바디 영역; 상기 드리프트 영역에서 상기 바디 영역과 반대 측에 배치된 드레인 영역; 상기 드리프트 영역의 상기 드레인 영역에 인접한 부분에 배치되는 드레인 분리 절연막; 상기 바디 영역의 일부와 상기 드리프트 영역의 일부 상에 걸치도록 상기 반도체 기판 상에 배치된 게이트 절연막; 및 상기 게이트 절연막 상에 배치되며, 적어도 하나의 폐쇄형 개구(closed-type opening)를 갖는 게이트 전극;을 포함하는 반도체 소자를 제공한다.
본 개시의 일 실시예는, 반도체 기판; 상기 반도체 기판 내에 배치되며 상기 반도체 기판의 상면에 확장되고, 제1 도전형을 갖는 드리프트 영역; 상기 드리프트 영역과 경계를 갖도록 상기 반도체 기판 내에 배치되며 상기 반도체 기판의 상면에 확장되고, 상기 제2 도전형을 갖는 바디 영역; 상기 바디 영역 및 상기 드리프트 영역 사이의 상기 경계 상에 배치되며 상기 바디 영역의 일부와 상기 드리프트 영역의 일부 상에 걸치는 게이트 절연막; 및 상기 게이트 절연막 상에 배치되며, 상기 드리프트 영역과 중첩된 영역을 갖는 복수의 폐쇄형 개구를 갖는 게이트 전극;을 포함하는 반도체 소자를 제공한다.
본 개시의 일 실시예는, 반도체 기판; 상기 반도체 기판에 배치되며, 제1 도전형을 갖는 드리프트 영역; 상기 드리프트 영역에 인접하도록 상기 반도체 기판에 배치되며, 제2 도전형을 갖는 바디 영역; 상기 드리프트 영역에서 상기 바디 영역과 반대 측에 배치되며 제1 도전형을 갖는 드레인 영역; 상기 바디 영역 내에 배치되며 제1 도전형을 갖는 소스 영역; 상기 바디 영역 내에서 상기 소스 영역과 인접하여 배치되며 제2 도전형을 갖는 바디 콘택; 상기 드리프트 영역의 상기 드레인 영역에 인접한 부분에 배치되는 드레인 분리 절연막; 상기 바디 영역의 일부와 상기 드리프트 영역의 일부 상에 걸치도록 상기 반도체 기판 상에 배치되며, 적어도 하나의 폐쇄형 개구를 갖는 게이트 전극; 상기 게이트 전극과 상기 반도체 기판 사이에 배치되며, 상기 적어도 하나의 폐쇄형 개구와 대응되는 개구를 갖는 게이트 절연막; 및 상기 적어도 하나의 폐쇄형 개구와 중첩된 상기 드리프트 영역에 배치되며 상기 드리프트 영역의 불순물 농도보다 큰 불순물 농도를 갖는 제1 도전형 불순물 영역;을 포함하는 반도체 소자를 제공한다.
MOS 구조를 갖는 반도체 소자에서, 게이트 전극에 폐쇄형 개구를 형성함으로써 기생 커패시턴스(Cgg 및/또는 Cgd)를 감소시켜 스위칭 특성을 개선할 수 있다. 한편, 폐쇄형 개구를 통해 드리프트 영역에 불순물을 추가 주입함으로써 항복 전압(breakdown voltage) 감소 없이 핫 캐리어 SOA(safe operating area) 특성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자(전력 MOS 트랜지스터)를 나타내는 평면도이다.
도 2a 및 도 2b는 각각 도 1의 반도체 소자를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'로 절개하여 본 단면도들이다.
도 3은 본 개시의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 4a 및 도 4b는 각각 도 2의 반도체 소자를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 5a 및 도 5b는 각각 본 개시의 실시예와 비교예에 따른 전력 MOS 트랜지스터의 기생 캐패시턴스(Cgg, Cgd)를 측정하여 비교한 그래프들이다.
도 6a 및 도 6b는 각각 본 개시의 실시예와 비교예에 따른 전력 MOS 트랜지스터의 BV 특성 및 저항 특성(Rsp)를 측정하여 비교한 그래프들이다.
도 7은 본 개시의 실시예와 비교예에 따른 전력 MOS 트랜지스터의 핫캐리어 인젝션(Hot Carrier Injection) 신뢰성을 측정하여 비교한 그래프들이다.
도 8은 본 개시의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 9a 내지 도 9c는 본 개시의 다양한 실시예들에 따른 반도체 소자를 나타내는 평면도들이다.
도 10와 도 11a 내지 도 13a는 본 개시의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 주요 공정의 단면도들(Ⅱ1-Ⅱ1')이다.
도 11b 내지 도 13b는 본 개시의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 주요 공정의 단면도들(Ⅱ2-Ⅱ2')이다.
도 14는 본 개시의 일 실시예에 따른 반도체 소자(전력 MOS 트랜지스터 + 메모리 소자)를 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자(전력 MOS 트랜지스터)를 나타내는 평면도이며, 도 2a 및 도 2b는 각각 도 1의 반도체 소자를 Ⅰ1-Ⅰ1' 및 Ⅰ2-Ⅰ2'로 절개하여 본 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 실시예에 따른 MOS 구조를 구비한 반도체 소자(10A)는 반도체 기판(100)과, 상기 반도체 기판(100)에 배치되며 상기 제1 도전형을 갖는 드리프트 영역(120)과, 상기 반도체 기판(100)에 배치되며, 제2 도전형을 갖는 바디 영역(130)을 포함한다.
본 실시예에 채용된 반도체 기판(100)은 제2 도전형 웰(110)을 가질 수 있다. 상기 드리프트 영역(120)과 상기 바디 영역(130)은 상기 제2 도전형 웰(110) 내에 형성될 수 있다. 드리프트 영역(120) 및 바디 영역(130)은 반도체 기판(100) 상면에 평행한 일 방향(예를 들면, 횡방향)을 따라 배열될 수 있다.
예를 들어, 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 제2 도전형 반도체 기판을 포함할 수 있다. 일부 실시예에서, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판이 기판(100)으로 사용될 수도 있다.
상기 드리프트 영역(120)과 상기 바디 영역(130)은 반도체 기판(100)의 상면, 즉 상기 제2 도전형 웰(110)의 상면으로 확장될 수 있다. 본 실시예에서, 상기 바디 영역(130)은 상기 드리프트 영역(120)과 경계를 갖도록 인접하여 배치될 수 있다. 이에 한정되지 않으며, 상기 바디 영역(130)과 상기 드리프트 영역(120)은 제1 도전형 웰(110) 내에서 서로 이격되어 배치될 수 있다.
상기 반도체 기판(100)의 하부 영역과 상기 제2 도전형 웰(110) 사이에는 배리어 영역(102)이 더 배치될 수 있다. 배리어 영역(102)은 반도체 기판(100)의 하부 영역 및/또는 상기 제2 도전형 웰(110)보다 높은 불순물 농도를 가질 수 있다. 예를 들어, 배리어 영역(102)은 상기 제1 도전형 불순물을 가질 수 있다.
바디 영역(130) 내, 즉 바디 영역(130)의 상면으로부터 일 영역에는 제1 도전형을 가지는 소스 영역(135)이 형성될 수 있다. 또한, 바디 영역(130) 내, 즉 바디 영역(130)의 상면으로부터 일 영역에는 상기 제2 도전형을 가지는 바디 콘택 영역(132)이 형성될 수 있다. 바디 콘택 영역(132)과 소스 영역(135)은 서로 접하도록 형성될 수 있다. 소스 영역(135) 및 바디 콘택 영역(132)은 상기 일 방향으로 접하며, 소스 영역(135)은 바디 콘택 영역(132) 보다 바디 영역(130) 내부에서 상기 드리프트 영역(120) 또는 채널 영역에 더 인접하게 형성될 수 있다.
드리프트 영역(120)에서 바디 영역(130)에 대한 반대 측과 접하도록 상기 제1 도전형을 가지는 드레인 영역(145)이 배치될 수 있다. 상기 드레인 영역(145)은 드리프트 영역(120)의 상면으로부터 일 영역에 형성될 수 있다. 예를 들어, 상기 드레인 영역(145)은 상기 일 방향으로 바디 영역(130)에 대한 반대 측에 배치될 수 있다. 상기 드레인 영역(145)은 도 2a 및 도 2b에 도시된 바와 같이 드리프트 영역(120) 내에 형성되거나, 이와 달리 드리프트 영역(120)의 반대 측의 바깥에서 드리프트 영역(120)과 접하도록 형성될 수 있다.
본 실시예와 같이, 드리프트 영역(120)의 상기 반대 측에 제1 도전형을 갖는 드레인 웰(140)이 형성될 수 있다. 상기 드레인 웰(140)에 상기 드레인 영역(145)이 형성될 수 있다.
드리프트 영역(120) 상에는 드레인 분리 절연막(160)이 배치될 수 있다. 상기 드레인 분리 절연막(160)은 게이트 전극(155) 및 드레인 영역(145) 사이의 드리프트 영역(120)에 형성될 수 있다. 본 실시예에 채용된 드레인 분리 절연막(160)은 LOCOS(Local Oxidation of Silicon)일 수 있다. 다른 실시예에서, 드레인 분리 절연막(160)은 STI(Shallow Trench Isolation: STI)일 수 있다(도 8 참조).
상기 드레인 분리 절연막(160)은 게이트 전극(155) 및 드레인 영역(145) 사이에서 전류 집중을 완화시킴으로써 안정적인 항복 전압을 보장하여 고전압 내성을 향상시킬 수 있다. 또한, 상기 드레인 분리 절연막(160)은 게이트 전극(155) 및 드레인 영역(145) 사이에서 전류 우회에 따른 저항(예, 온-저항(Ron)) 증가 현상이 제거될 수 있다. 따라서, 소정의 브레이크다운 전압을 확보하면서 동시에 저항이 감소되어 동작 속도가 향상된 반도체 소자(10A)를 구현할 수 있다.
게이트 전극(155)은 바디 영역(130)의 일부 및 드리프트 영역(120)의 일부에 걸치도록, 반도체 기판(100) 상에 형성될 수 있다. 게이트 전극(155)은 바디 영역(130) 상으로부터 드리프트 영역(120) 상으로 연장될 수 있다. 게이트 전극(155)의 일부는 드레인 분리 절연막(160) 상에 형성될 수 있다. 게이트 전극(1550)은 선택적으로 소스 영역(135)의 일부 영역에 걸치도록 형성될 수 있다. 예를 들어, 게이트 전극(155)은 폴리실리콘을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(155) 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수도 있다.
게이트 전극(155)은 적어도 하나의 폐쇄형 개구(closed-type opening)를 가질 수 있다. 상기 적어도 하나의 폐쇄형 개구(OG)는 상기 드리프트 영역(120)과 중첩된 영역을 가지며, 게이트 절연막(151) 부분이 노출될 수 있다. 본 실시예에서, 적어도 하나의 폐쇄형 개구(OG)는 복수(예, 2개)의 폐쇄형 개구를 포함할 수 있다. 상기 복수의 폐쇄형 개구(OG)는 상기 바디 영역(130)과 상기 드레인 영역(145) 사이에서 상기 일 방향(예, 제1 방향)(즉, 바디 영역(130)과 드리프트 영역(120) 및 드레인 영역(145)이 배열된 방향)과 교차하는 다른 방향(예, 제2 방향)으로 배열될 수 있다.
본 실시예에 채용된 개구(OG)는 게이트 전극의 모서리에서 개방되지 않은 폐쇄형 구조를 갖는다. 따라서, 게이트 전극(155)은 도 1에 도시된 바와 같이, 복수의 전극 영역으로 분리되지 않으며 단일체 전극 구조를 유지할 수 있다. 이와 같이, 상기 게이트 전극(155)은 단일체 전극 구조를 유지하면서 폐쇄형 개구(OG)에 의해 게이트 전극(155)의 면적을 감소시킬 수 있다.
게이트 전극(155)의 면적을 감소시킴으로써 게이트 입력 커패시턴스(Cgg)와 게이트 투 드레인 커패시턴스(Cgd)와 같은 기생 커패시턴스를 감소시킬 수 있다. 구체적으로, 반도체 소자(10A), 즉 전력 MOS 트랜지스터의 기생 커패시턴스는 게이트 전극과 게이트 절연막이 중첩된 길이(또는 게이트 전극의 유효 길이)와 트랜지스터의 폭의 곱에 비례한다. 일반적으로, 트랜지스터의 폭은 SMPS(switching mode power supply)에 사용되는 전력 MOS 트랜지스터의 온-저항(Ron) 값에 따라 결정되는 값이므로, 기생 커패시턴스(예, Cgg)를 감소시키기 위해서 게이트 전극(155)의 유효 길이의 감소가 필요하지만, 유효 길이의 감소는 핫 캐리어 특성을 감소시킬 수 있다. 트랜지스터의 폭과 게이트 전극(155)의 유효 길이를 유지하면서 폐쇄형 개구(OG)를 도입함으로써 기생 커패시턴스를 감소시켜 스위칭 손실(switching loss)을 개선할 수 있다.
이에 한정되지는 않으나, 평면적 관점에서 상기 폐쇄형 개구(OG)의 전체 면적은 게이트 전극(155)의 외곽기준 면적 대비 20∼80% 범위, 나아가 30∼60% 범위를 갖도록 형성할 수 있다. 즉, 상기 폐쇄형 개구(OG)의 전체 면적과 상기 게이트 전극(155)의 실제 면적의 비로는 2:8 내지 8:2 범위일 수 있다.
본 실시예에 채용된 폐쇄형 개구(OG)는 그 내부 코너가 둔각을 갖도록 가공할 수 있다. 예를 들어, 90°보다 큰 각(예, 120°)을 갖도록 가공함으로써 전기장을 분산시킬 수 있다. 다른 실시예에서, 폐쇄형 개구(OG)의 내부 코너는 효과적으로 전기장이 분산되도록 라운딩된 부분을 가질 수 있다.
게이트 전극(155)의 하부에는 게이트 절연막(151)이 배치될 수 있다. 게이트 절연막(151) 및 게이트 전극(155)은 반도체 기판(100) 상에 순차적으로 적층될 수 있다. 게이트 절연막(151)은 바디 영역(135) 및 드레인 영역(145)으로 확장된 부분(151E)을 가질 수 있으나, 이에 한정되지는 않으며, 상기 게이트 절연막(151)은 게이트 전극(155)과 대응되도록 패터닝될 수 있다.
예를 들어, 게이트 절연막(151)을 증착공정 또는 열산화 공정으로 형성될 수 있다. 게이트 절연막(151)을 증착공정으로 형성하는 경우, 게이트 절연막(151)은 드레인 분리 절연막(160) 상에도 형성될 수 있다. 다른 예에서, 게이트 절연막(151)을 열산화 공정으로 형성하는 경우, 게이트 절연막(151)은 드레인 분리 절연막(160) 상에는 형성되지 않을 수 있다. 또한 게이트 절연막(151)이 드레인 분리 절연막(160) 상에 형성된 경우에도, 동일 또는 유사한 물질로 이루어진 경우에는 게이트 절연막(151)과 드레인 분리 절연막(160)이 구분되지 않고 일체로 보일 수도 있다. 예를 들어, 게이트 절연막(151)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극(155)의 측면에는 게이트 스페이서(156)가 형성될 수 있다. 게이트 스페이서(156)은 예를 들면, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
반도체 기판(100) 상에는 층간 절연막(170)을 형성하여 게이트 절연막(155,155E) 및 게이트 전극(165)을 커버할 수 있다. 층간 절연막(170)은 예를 들면, PEOX(Plasma Enhanced Oxide), TEOS(TetraEthyl OrthoSilicate) 또는 FOX(Flowable Oxide: FOX) 계열 물질과 같은 실리콘 산화물 계열 물질을 포함할 수 있다.
소스 콘택 플러그(180S) 및 드레인 콘택 플러그(180D)은 층간 절연막(170) 및 게이트 절연막(155)을 관통하여 각각 소스 영역(135) 및 드레인 영역(145)과 전기적으로 연결될 수 있다(도 2b 참조). 본 실시예에서 소스 콘택 플러그(180S)은 소스 영역(135)과 함께 바디 콘택 영역(132)과도 전기적으로 연결될 수 있다. 이와 유사하게, 상기 게이트 콘택 플러그(180G)는 상기 게이트 전극(155)의 일부 영역에 전기적으로 연결될 수 있다(도 2a 참조). 소스 콘택 플러그(180S), 드레인 콘택 플러그(180D) 및 게이트 콘택 플러그(180G) 중 적어도 하나는 예를 들어 텅스텐, 구리, 알루미늄과 같은 금속, 금속 질화물, 도핑된 폴리실리콘과 같은 도전 물질을 포함할 수 있다.
본 실시예에서, 소소 영역(135)과 바디 콘택 영역(132)에는 소스 콘택 플러그(180S)와 전기적으로 연결되는 소스 영역(135)에 공통 바이어스(common bias)를 가할 수 있다. 일부 실시예에서, 소소 영역(135)과 바디 콘택 영역(132)에 별도 콘택 플러그를 형성하여 별도의 바이어스를 인가할 수도 있다.
소스 콘택 플러그(180S) 및 소스 영역(135)/바디 콘택 영역(132) 사이와, 드레인 콘택 플러그(180D) 및 드레인 영역(145) 사이에 금속 실리사이드층(185)이 배치되어 접촉 저항을 낮출 수 있다(도 2b 참조). 금속 실리사이드층(185)은 소스 영역(135)/바디 콘택 영역(132), 드레인 영역(145)의 노출된 반도체 영역으로부터 형성될 수 있다.
상기 게이트 전극(155)이 언도프(undoped) 폴리실리콘이나 도핑된 폴리실리콘을 포함할 수 있다. 도핑된 폴리실리콘은 n형(n+ 또는 n-) 또는 p형(p+ 또는 p-) 불순물로 도핑될 수 있다. 상기 게이트 전극(155)이 폴리실리콘인 경우에는, 상기 게이트 콘택 플러그(180G)과 상기 게이트 전극(155) 사이에도 금속 실리사이드층(185)이 형성될 수 있다(도 2a 참조).
소스 영역(135), 바디 영역(130), 드레인 영역(145), 게이트 전극(155) 및 드리프트 영역(120)은 전력 MOS 트랜지스터를 구성할 수 있다. 본 실시예에 따른 반도체 소자(10A)는 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 구조를 가질 수 있다. 상기 반도체 소자(10A)는 STI를 가지는 소자 분리부(161)를 포함할 수 있다. 소자 분리부(161)에 의해 전력 MOS 트랜지스터 영역이 정의될 수 있다.
상기 제1 도전형은 n형 또는 p형일 수 있고, 상기 제2 도전형은 p형 또는 n형일 수 있다. 상기 제1 도전형이 n형이고, 상기 제2 도전형이 p형인 경우, 반도체 소자(10A)에 형성되는 상기 전력 MOS 트랜지스터는 n형 전력 MOS 트랜지스터일 수 있다. 상기 제1 도전형이 p형이고, 상기 제2 도전형이 n형인 경우, 반도체 소자(10A)에 형성되는 상기 전력 MOS 트랜지스터는 p형 전력 MOS 트랜지스터일 수 있다.
예를 들어, 반도체 소자(10A)에 형성되는 상기 전력 MOS 트랜지스터는 n형 전력 MOS 트랜지스터인 경우, 반도체 기판(100)이 p형이고 약 1×1014∼1×1016/㎤의 불순물 농도를 가질 수 있고, 배리어 영역(102)은 p형 또는 n형이고 약 1×1019/㎤ 또는 그 이상의 불순물 농도를 가질 수 있다. 제2 도전형 웰 영역(120)은 p형이고 약 1×1015∼1×1017/㎤의 불순물 농도를 가질 수 있고, 드리프트 영역(120)은 n형이고 약 1×1015∼1×1017/㎤의 불순물 농도를 가질 수 있고, 바디 영역(220)은 p형이고 약 1×1016∼1×1018/㎤의 불순물 농도를 가질 수 있다. 드레인 웰(140)은 n형이고, 드리프트 영역(120)의 불순물 농도보다 높은 불순물 농도, 예를 들어, 약 2×1015∼1×1018/㎤의 불순물 농도를 가질 수 있다. 바디 콘택 영역(132), 소스 영역(135), 드레인 영역(145)은 각각 p형, n형, n형이고, 약 1019/㎤ 또는 그 이상의 불순물 농도를 가질 수 있다.
게이트 전극(155)에 음의 바이어스가 인가되면, 드리프트 영역(120)에는 공핍이 일어나서, 드레인 영역(145)이 확장되는 효과를 볼 수 있다. 따라서, 반도체 소자(10A)에 형성되는 상기 전력 MOS 트랜지스터는 드레인 분리 절연막(160)들 하부의 드리프트 영역(120)의 하측부를 통하여 흐르는 전류 흐름 경로이 형성될 수 있다.
예를 들어, 반도체 소자(10A)에 형성되는 상기 전력 MOS 트랜지스터는 p형 전력 MOS 트랜지스터인 경우, 각 구성요소들의 전도성을 n형 전력 MOS 트랜지스터의 경우와 반대로 선택하여 형성할 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 소자를 나타내는 평면도이며, 도 4a 및 도 4b는 각각 도 2의 반도체 소자를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 3, 도 4a 및 도 4b를 참조하면, 본 실시예에 따른 반도체 소자(10B)는, 페쇄형 개구(OG)와 중첩된 드리프트 영역(120)에 제1 도전형 불순물 영역(195)을 추가 형성하는 점과 폐쇄형 개구(OG)의 내부 코너가 라운딩된 부분을 갖는 점과, 드레인 웰을 채용하지 않는 점을 제외하고, 도 1, 도 2a 및 도 2b에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1, 도 2a 및 도 2b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
상기 반도체 소자(10B)는, 상술된 실시예와 유사하게 전력 MOS 트랜지스터를 포함할 수 있다. 다만, 본 실시예에 따른 반도체 소자(10B)는, 드레인 웰(도 2a의 140)을 채용하지 않고, 드리프트 영역(120)의 내부에 드리프트 영역(120)의 불순물 농도보다 높은 불순물 농도(예, 약 1019/㎤ 이상)로 드레인 영역(145)을 직접 형성할 수 있다.
한편, 본 실시예에 따른 반도체 소자(10B)는 폐쇄형 개구(OG)와 중첩된 영역에 배치된 제1 도전형 불순물 영역(195)을 더 포함할 수 있다. 상기 제1 도전형 불순물 영역(195)은 상기 드리프트 영역(120)의 불순물 농도보다 큰 불순물 농도를 가질 수 있다. 예를 들어, 드리프트 영역(120)은 n형이고 약 1×1015∼1×1017/㎤의 불순물 농도를 가질 수 있고, 제1 도전형 불순물 영역(195)은 n형이고, 약 2×1015∼1×1018/㎤의 불순물 농도를 가질 수 있다.
앞서 설명한 바와 같이, 게이트 전극(155)의 유효 길이(또는 면적)를 감소시키기 위해서 폐쇄형 개구(OG)를 형성하지만, 이에 따라 핫 캐리어 SOA(hot carrier SOA) 특성을 감소시킬 수 있으므로 이를 보완하기 위해서 상기 제1 도전형 불순물 영역(195)을 추가적으로 도입할 수 있다.
게이트 전극(155)의 유효 길이는 채널 길이와 드레인 중첩 길이(drain overlap length: Ldov)의 합에 의해 결정되며, 여기서, 채널 길이는 전력 MOS 트랜지스터의 문턱전압(Vth) 및 누설(leakage) 특성을 결정하고, 드레인 중첩 길이는 기생 커패시턴스(Cgd) 외에도 핫캐리어 신뢰성(hot carrier reliability)을 결정한다. 따라서, 폐쇄형 개구(OG)의 도입으로 인해 기생 커패시턴스를 감소시킬 수 있으나, 전력 MOS 트랜지스터의 주요 신뢰성 인자인 핫 캐리어 특성에 악영향을 줄 수 있다.
본 실시예와 같이, 이러한 핫 캐리어 특성은 개선하기 위해서 게이트 전극(155)의 아래에서 드리프트 영역(120)의 불순물 농도를 높이도록 폐쇄형 개구(OG)를 통해서 제1 도전형 불순물 영역(195)을 형성할 수 있다. 제1 도전형 불순물 영역(195)은 이온 주입한 후에 확산 공정을 통해서 제1 도전형 불순물 영역(195)의 일부가 게이트 전극(155)의 아래에 위치할 수 있다.
상기 제1 도전형 불순물 영역(195)이 확산 공정에 의해 확장되더라도 상기 바디 영역(132)으로부터 이격될 수 있다. 상기 제1 도전형 불순물 영역(195)과 상기 바디 영역(132)의 간격(d)은 적어도 0.1㎛, 나아가 0.3㎛ 이상일 수 있다.
본 실시예에 채용된 폐쇄형 개구(OG)는 그 내부 코너가 라운딩된 부분을 갖도록 가공할 수 있다. 폐쇄형 개구(OG)의 내부 코너를 각진 부분을 대신하여 라운딩된 부분으로 형성함으로써 전기장을 효과적으로 분산시킬 수 있다.
본 개시의 실시예에 따른 전력 MOS 트랜스터와 종래의 구조에 따른 전력 MOS 트랜지스터의 특성을 측정하여 비교 평가하였다. 본 개시의 실시예에 따른 전력 MOS 트랜지스터(실시예)는 종래의 구조에 따른 전력 MOS 트랜지스터(비교예)와 동일한 구조로 제조하되, 도 3과 도 4a 및 도4b에 도시된 바와 같이, 게이트 전극에 폐쇄형 개구를 포함하고 폐쇄형 개구를 통해서 제1 도전형 불순물 영역을 형성한 점만을 달리하였으며, 각각의 전력 MOS 트랜지스터의 기생 커패시턴스, 항복전압 및 저항 특성을 측정하였다.
도 5a 및 도 5b는 각각 본 개시의 실시예와 비교예에 따른 전력 MOS 트랜지스터의 기생 캐패시턴스(Cgg, Cgd)를 측정하여 비교한 그래프들이다.
도 5a 및 도 5b를 참조하면, 실시예에 따른 전력 MOS 트랜지스터는 폐쇄형 개구의 도입에 의해 비교예에 따른 전력 MOS 트랜지스터보다 게이트 입력 커패시턴스(Cgg)는 물론, 게이트 투 드레인 커패시턴스(Cgd) 모두 10%∼20%정도 감소된 것을 확인할 수 있다. 이와 같이, 채널을 형성하기 위한 게이트 전극 길이의 감소로 인해 게이트 입력 커패시턴스(Cgg)가 감소되며, 드리프트 중첩 길이가 감소됨으로써 게이트 투 드레인 커패시턴스(Cgd)도 감소된 것으로 이해할 수 있다.
도 6a 및 도 6b는 각각 본 개시의 실시예와 비교예에 따른 전력 MOS 트랜지스터의 BV 특성 및 저항 특성(Rsp)를 측정하여 비교한 그래프들이며, 도 7은 본 개시의 실시예와 비교예에 따른 전력 MOS 트랜지스터의 핫캐리어 인젝션(Hot Carrier Injection) 신뢰성을 측정하여 비교한 그래프들이다.
도 6a 및 도6b을 참조하면, 실시예에 따른 전력 MOS 트랜지스터는, 폐쇄형 개구의 도입에도 불구하고, 항복 전압 측면 및 저항 특성(Rsp)에서 큰 변화 없이 비교예에 따른 전력 MOS 트랜지스터의 특성 수준을 유지한 것을 확인할 수 있었다.
도 7을 참조하면, 항복 전압 특성 등과 유사하게 핫캐리어 인젝션(Hot Carrier Injection) 신뢰성이 큰 변화가 없음을 확인하였다.
이와 같이, 본 실시예에서는, 폐쇄형 개구의 도입으로 인해 기생 커패시턴스를 감소시키면서 핫 캐리어 특성도 유지하기 위해서 게이트 전극의 아래에서 불순물 농도를 높이도록 폐쇄형 개구를 통해서 제1 도전형 불순물 영역을 형성함으로써 핫 캐리어 특성들을 유지한 것으로 이해할 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 8을 참조하면, 본 실시예에 따른 반도체 소자(10C)는, 드레인 분리 절연막(165)을 STI 구조로 채용한 점과, 폐쇄형 개구(OG)와 중첩된 드리프트 영역(120)에 제1 도전형 불순물 영역(195)을 추가 형성하는 점과 폐쇄형 개구(OG)의 내부 코너가 라운딩된 부분을 갖는 점과, 드레인 웰을 채용하지 않는 점을 제외하고, 도 1, 도 2a 및 도 2b에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1, 도 2a 및 도 2b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
상기 반도체 소자(10C)는, 도 4b에 도시된 반도체 소자(10B)와 유사한 구조의 전력 MOS 트랜지스터를 포함할 수 있다. 상기 반도체 소자(10C)는 드레인 웰(도 2a의 140)을 채용하지 않고, 드리프트 영역(120)의 내부에 드레인 영역(145)을 직접 형성할 수 있다.
본 실시예에 채용된 드레인 분리 절연막(165)을 STI 구조를 가질 수 있다. 예를 들어, 드리프트 영역(120) 상부에 트렌치를 형성하고, 트렌치(116)를 실리콘 산화물과 같은 절연물질로 채우고, 이어 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 상기 절연막 상부를 평탄화하여 드레인 분리 절연막(165)를 위한 STI 구조를 형성할 수 있다. 이러한 드레인 분리 절연막(165)은 동일/유사한 STI 구조를 갖는 소자 분리부(161)와 함께 형성될 수 있다.
도 4b에 도시된 반도체 소자(10B)와 유사하게, 본 실시예에 따른 반도체 소자(10C)는 폐쇄형 개구(OG)와 중첩된 영역에 배치된 제1 도전형 불순물 영역(195)을 더 포함할 수 있다. 상기 제1 도전형 불순물 영역(195)은 상기 드리프트 영역(120)의 불순물 농도보다 큰 불순물 농도를 가질 수 있다. 폐쇄형 개구(OG)의 도입에 의해 게이트 전극(155)의 유효 길이(또는 면적)가 감소되더라도 제1 도전형 불순물 영역(195)에 의해 핫 캐리어 특성을 유지할 수 있다.
앞서 설명한 바와 같이, 게이트 전극(155)의 아래에서 드리프트 영역(120)의 불순물 농도를 높이도록 폐쇄형 개구(OG)를 통해서 제1 도전형 불순물 영역(195)을 형성할 수 있다. 제1 도전형 불순물 영역(195)은 이온 주입한 후에 확산 공정을 통해서 제1 도전형 불순물 영역(195)의 일부가 게이트 전극(155)의 아래에 위치할 수 있다.
본 실시예에 따른 폐쇄형 개구(OG)는 다양한 형상과 크기를 가질 수 있으며, 다양한 배열을 제공될 수 있다. 도 9a 내지 도 9c는 다양한 배열의 폐쇄형 개구를 갖는 반도체 소자들을 예시하는 평면도들이다.
도 9a 내지 도 9c에 도시된 레이아웃은, 폐쇄형 개구(OG)의 배열에 관련된 점을 제외하고, 도 1에 도시된 실시예와 유사한 레이 아웃과 동일한 것으로 이해할 수 있다. 따라서, 도 1 및 도 2a 및 도 2b에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
도 9a를 참조하면, 본 실시예에 따른 반도체 소자는 게이트 전극(155)에 형성된 하나의 폐쇄형 개구(OG1)를 포함할 수 있다.
본 실시예에 채용된 폐쇄형 개구(OG1)는 상대적으로 넓은 면적을 가지며 소자의 폭 방향으로 연장된 사각형상을 가질 수 있다. 상기 폐쇄형 개구(OG1)의 내부 코너는 모두 전기장 분산에 유리하도록 라운딩된 부분을 가질 수 있다. 폐쇄형 개구(OG1)와 중첩된 드리프트 영역(도 2b의 120)에는 이온주입/확산공정에 의해 제1 도전형 불순물 영역(195)이 형성될 수 있다.
도 9b를 참조하면, 본 실시예에 따른 반도체 소자는 게이트 전극(155)에 형성된 3개의 폐쇄형 개구(OG2)를 포함할 수 있다.
본 실시예에 채용된 폐쇄형 개구(OG2)는 바디 영역(130)과 드리프트 영역(도 2b의 120) 및 드레인 영역(145)이 배열된 방향(이하, 제1 방향)으로 연장된 사각형상을 가질 수 있다. 3개의 폐쇄형 개구(OG3)는 상기 바디 영역(130)과 상기 드레인 영역(145) 사이에서 상기 제1 방향과 교차하는 제2 방향으로 배열될 수 있다.
상기 폐쇄형 개구(OG2)의 내부 코너는 앞선 실시예와 유사하게 전기장 분산에 유리하도록 라운딩된 부분을 가질 수 있다. 또한, 폐쇄형 개구(OG2)와 중첩된 드리프트 영역(도 2b의 120)에는 이온주입/확산공정에 의해 제1 도전형 불순물 영역(195)이 형성될 수 있다. 본 실시예에서, 폐쇄형 개구(OG2)는 일부 영역은 드레인 분리 절연막(160) 상에 위치하므로 드레인 분리 절연막(160)에 위치한 부분에는 확산된 부분을 제외하고는 제1 도전형 불순물 영역(195)이 형성되지 않을 수 있다.
도 9b를 참조하면, 본 실시예에 따른 반도체 소자는 게이트 전극(155)에 형성된 복수개의 폐쇄형 개구(OG3)를 포함할 수 있다.
본 실시예에 채용된 폐쇄형 개구(OG3)는 각각 바디 영역(130)과 상기 드레인 영역(145) 사이에서 상기 제1 방향과 교차하는 제2 방향을 따라 2열로 배열될 수 있다. 상기 폐쇄형 개구(OG3)의 내부 코너는 앞선 실시예와 유사하게 전기장 분산에 유리하도록 라운딩된 부분을 가질 수 있다. 또한, 폐쇄형 개구(OG3)와 중첩된 드리프트 영역(도 2b의 120)에는 이온주입/확산공정에 의해 제1 도전형 불순물 영역(195)이 형성될 수 있다. 일부 실시예에서, 폐쇄형 개구가 복수개로 분리되어 있더라도, 서로 인접하게 배열될 경우에, 제1 도전형 불순물 영역은 확산과정에서 서로 연결될 수 있다.
도 10과 도 11a 내지 도 13a는 본 개시의 일 실시예에 따른 반도체 소자(10B)의 제조방법을 설명하기 위한 주요 공정의 단면도들(Ⅱ1-Ⅱ1')이며, 도 11b 내지 도 13b는 본 개시의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 주요 공정의 단면도들(Ⅱ2-Ⅱ2')이다.
도 10을 참조하면, 바디 영역 및 드리프트 영역에 형성된 반도체 기판 상에 게이트 전극 물질층을 형성한다.
반도체 기판(100)으로서 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판, SOI 기판, GOI 기판 등을 사용할 수 있다. 일부 실시예에서는, 예를 들면 실리콘 기판 또는 게르마늄 기판으로부터 에피택셜 성장 공정을 통해 형성된 에피택셜층이 반도체 기판(100)으로서 사용될 수도 있다. 소자 분리부(161)에 의해 트랜지스터 영역이 정의되며, 반도체 기판(100) 상부에 이온 주입 공정을 통해 제2 도전형 웰(110), 제1 도전형 드리프트 영역(120) 및 제2 도전형 바디 영역(130)을 형성할 수 있다. 예를 들어, 상기 제1 도전형 불순물은 인 또는 비소와 같은 N형 불순물을 포함하며, 상기 제2 도전형 불순물은 붕소와 같은 P형 불순물을 포함할 수 있다.
반도체 기판(100) 상에 드레인 분리 절연막(160)을 형성하고, 이어 게이트 절연막(151) 및 게이트 전극층(155')을 순차적으로 형성할 수 있다. 본 실시예에서, 상기 드레인 분리 절연막은 LOCOS 구조일 수 있다. 게이트 절연막은 컨포멀하게 형성한다. 게이트 절연막(151)은 예를 들면, 실리콘 산화물을 포함하며 CVD 공정을 통해 형성될 수 있으나, 본 실시예와 같이 열산화 공정을 통해서 형성될 수 있다. 게이트 전극층(155')은 언도프되거나 도핑된 폴리실리콘을 포함할 수 있으나, 이에 한정되지 않으며 금속 또는 금속 질화물을 포함할 수도있다. 예를 들면, 게이트 전극층(155')은 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 11a 및 도 11b을 참조하면, 제1 포토 레지스트 패턴(PR1)을 이용하여 게이트 전극층(155')을 부분적으로 식각하여 게이트 전극(155)을 형성할 수 있다.
본 공정에서, 상기 게이트 전극(155)은 제1 도전형 드리프트 영역(120)의 일부 및 제2 도전형 바디 영역(130)의 일부에 걸쳐 형성되며, 일부 영역이 드레인 분리 절연막(160) 상에 위치하도록 패터닝될 수 있다. 도 1에 도시된 바와 같이, 게이트 전극(165)은 상기 제2 방향(즉, 폭 방향)으로 연장될 수 있다. 특히, 도 11b에 도시된 바와 같이, 상기 게이트 전극(155)은 폐쇄형 개구(OG)를 갖도록 형성될 수 있으며, 폐쇄형 개구(OG)를 통해서 게이트 절연막(151) 부분이 노출될 수 있다.
본 실시예와 같이, 게이트 전극(155)이 폴리 실리콘을 포함하는 경우, 게이트 전극(155)은 예를 들면 염소 가스를 사용하는 기상 식각 공정을 통해 형성될 수 있다.
추가적으로, 이온 주입/확산 공정을 통해 폐쇄형 개구(OG)와 중첩된 드리프트 영역에 제1 도전형 불순물 영역(195)을 형성할 수 있다. 앞서 설명한 바와 같이, 이러한 제1 도전형 불순물 영역(195)에 의해 핫캐리어 특성이 개선될 수 있다.
도 12a 및 도 12b를 참조하면, 소소 및 드레인 영역들(135,145)과 바디 콘택 영역(132) 및 제1 도전형 불순물 영역(195)을 형성하고, 게이트 전극(155)을 위한 스페이서(156)를 형성할 수 있다.
이온 주입 공정을 통해 반도체 기판(100) 상부에 제1 도전형 불순물을 주입하여 소스 영역(135) 및 드레인 영역(145)을 형성할 수 있다. 소스 영역(135) 및 드레인 영역(145)은 N+ 영역으로 제공될 수 있다. 이와 달리, 상기 반도체 소자가 P-LDMOS로 제조되는 경우, 소스 영역(135) 및 드레인 영역(145)은 P+ 영역으로 제공될 수 있다. 제2 도전형 바디 영역(130) 내부에 제2 도전형 불순물을 주입하여 소스 영역(135)과 접하는 제2 도전형 바디 콘택 영역(132)을 형성할 수 있다. 제2 도전형바디 콘택 영역(132)은 P+ 영역으로 제공될 수 있다. 이와 달리, 상기 반도체 소자가 P-LDMOS로 제조되는 경우, 제2 도전형 바디 콘택 영역(132)은 N+ 영역으로 제공될 수 있다.
반도체 기판(100) 상에 절연층을 증착한 후에 이방석 식각 또는 에치백 공정을 적용하여 게이트 전극(155)의 측벽에 스페이서(156)를 형성할 수 있다. 스페이서(156)는 폐쇄형 개구(OG)를 둘러싸는 내부 측벽에도 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 제2 포토레지스트 패턴(PR2)를 이용하여 소스 및 드레인 영역(135,145)의 콘택 영역에 금속 실리사이드층(185)을 형성할 수 있다.
상기 제2 포토레지스트 패턴(PR1)은 상기 소스 및 드레인 영역(135,145)의 콘택 영역이 노출된 제1 및 제2 개구(O1,O2)를 가지며, 제1 및 제2 개구(O1,O2)를 통해서 노출된 소스 및 드레인 영역(135,145)의 콘택 영역에 금속 실리사이드층(185)을 형성한다. 본 공정에서, 게이트 전극(155)이 폴리 실리콘을 포함하는 경우, 상기 제2 포토레지스트 패턴(PR2)은 게이트 전극(155)의 콘택 영역이 노출된 제3 개구(O3)를 형성하여 금속 실리사이드층(185)을 형성할 수 있다. 이러한 실리사이드 형성공정에서, 게이트 전극(155)의 폐쇄형 개구(OG)는 노출되도록 않도록 제2 포토레지스트 패턴(PR2)에 의해 덮일 수 있다.
이어, 게이트 절연막(151) 상에 게이트 전극(155)을 덮는 층간 절연막(170)을 형성하고, 층간 절연막(170)에 콘택홀들을 형성하고, 각각 콘택홀들을 채우는 소스 콘택 플러그(180S) 및 드레인 콘택 플러그(180D)와 게이트 콘택 플러그(180G)을 형성할 수 있다. 예를 들면, 층간 절연막(170) 상에 콘택홀들을 채우는 도전 물질은 예를 들면, 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함하도록 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다. 소스 콘택 플러그(180S) 및 드레인 콘택 플러그(180D)와 게이트 콘택 플러그(180G)는 각각 금속 실리사이드층(185)을 통해서 상기 소스 및 드레인 영역(135,145)과 게이트 전극(155)에 낮은 접촉저항으로 연결될 수 있다.
도 14는 본 개시의 일 실시예에 따른 반도체 소자(전력 MOS 트랜지스터 + 메모리 소자)를 나타내는 단면도이다. 도 3과 도 4a 및 도 4b를 참조로 설명한 구성 및 /또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조부호가 사용된다.
도 14를 참조하면, 본 실시예에 따른 반도체 소자는 LDMOS 소자 및 메모리 소자가 병합된 구조를 가질 수 있다. 상기 LDMOS 소자는 도 3과 도 4a 및 도 4b(특히, 도 4b)를 참조로 설명한 바와 유사한 구조 및/또는 구성을 가질 수 있다. 상기 메모리 소자는 예를 들면, 비휘발성 특성을 갖는 플래시 메모리 소자를 포함할 수 있다.
도 14에 도시된 바와 같이, 반도체 기판(100)은 제1 영역(A)과 제2 영역(B)으로 구분한다. 반도체 기판(100)의 제1 영역(A) 상에는 상술한 예시적인 실시예들에 따른 LDMOS 소자가 배치될 수 있다. 상술한 바와 같이, 제1 영역(A)의 기판(100) 상부에 제1 방향으로 이격된 드리프트 영역(120) 및 제2 도전형 바디 영역(130) 및 드레인 영역(145)이 배치될 수 있다. 게이트 전극(155)은 게이트 절연막(151) 상에서 상기 제1 방향을 따라 제2 도전형 바디 영역(120)의 일 영역부터 드리프트 영역(120)의 일 영역으로 연장될 수 있다. 게이트 전극(155)의 일부는 드레인 분리 절연막(160) 상에 배치될 수 있다. 일부 실시예에서, 상기 LDMOS 소자는 SMPS(switching mode power supply)를 구성하는 전력 제어용 트랜지스터, 인버터(inverter), 부스터(booster) 등으로 제공될 수 있다.
반도체 기판(100)의 제2 영역(B)은 메모리 영역으로 제공될 수 있다. 반도체 기판(100)의 제2 영역(B) 상에는 복수의 메모리 셀들(260)이 예를 들면, 상기 제1 방향을 따라 배열될 수 있다. 각 메모리 셀(260)은 상기 제2 방향으로 연장될 수 있다.
메모리 셀(260)은 반도체 기판(100) 상면으로부터 순차적으로 적층된 터널 절연막 패턴(210), 전하 저장 패턴(220), 유전막 패턴(230) 및 게이트 라인(240)을 포함할 수 있다. 게이트 라인(240)은 예를 들면, 커플링 게이트 또는 컨트롤 게이트로 제공될 수 있다. 게이트 라인(240) 상에는 게이트 마스크(250)가 더 형성될 수 있다. 일부 실시예에서, 메모리 셀(260)은 LDMOS 소자의 제조를 위한 막 재료, 증착 공정 및/또는 식각 공정들을 활용하여 형성될 수 있다.
일부 실시예에서, 게이트 절연막(161) 및 유전막 패턴(230)은 복수의 절연막들이 적층된 구조를 가질 수도 있다. 게이트 전극(155) 및 게이트 라인(240)은 금속, 금속 실리사이드 및/또는 금속 질화물을 포함할 수도 있다. 게이트 마스크(250)는 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 메모리 셀(260)의 측벽 상에는 실리콘 질화물 또는 실리콘 산질화물을 포함하는 스페이서(265)가 형성될 수 있다.
층간 절연막(170)은 제1 영역(A) 및 제2 영역(B) 상에서 게이트 전극(155) 및 메모리 셀들(260)을 커버할 수 있다. 인접하는 일부 메모리 셀들(260) 사이의 q반도체 기판(100) 상부에는 불순물 영역(205)이 형성될 수 있다. 불순물 영역(205) 중의 일부는 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다.
플러그(270)는 층간 절연막(180)을 관통하여 불순물 영역(205)과 전기적으로 연결될 수 있다. 플러그(270)는 예를 들면, CSL 콘택 또는 비트 라인 콘택으로 제공될 수 있다. 층간 절연막(170) 상에는 플러그(270)와 전기적으로 연결되는 도전 라인(280)이 배치될 수 있다. 도전 라인(280)은 예를 들면 비트 라인으로 제공될 수 있다.
상술한 바와 같이, 제1 영역(A) 및 제2 영역(B)에서, LDMOS 소자 및 메모리 소자의 형성을 위한 재료 및/또는 공정을 병합할 수 있으며, 이에 따라 공정 집적화 및 공정 효율성을 향상시킬 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 기판 102: 배리어 영역
110: 제2 도전형 웰 120: 드리프트 영역
130: 바디 영역 132: 바디 콘택 영역
135: 소스 영역 140: 드레인 웰
145: 드레인 영역 151: 게이트 절연막
155: 게이트 전극 156: 스페이서

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판에 배치되며, 제1 도전형을 갖는 드리프트 영역;
    상기 드리프트 영역에 인접하도록 상기 반도체 기판에 배치되며, 제2 도전형을 갖는 바디 영역;
    상기 드리프트 영역에서 상기 바디 영역과 반대 측에 배치된 드레인 영역;
    상기 드리프트 영역의 상기 드레인 영역에 인접한 부분에 배치되는 드레인 분리 절연막;
    상기 바디 영역의 일부와 상기 드리프트 영역의 일부 상에 걸치도록 상기 반도체 기판 상에 배치된 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되며, 적어도 하나의 폐쇄형 개구(closed-type opening)를 갖는 게이트 전극;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 폐쇄형 개구는 상기 드리프트 영역과 중첩된 영역을 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 적어도 하나의 폐쇄형 개구와 중첩된 영역에 배치된 제1 도전형 불순물 영역을 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 도전형 불순물 영역은 상기 드리프트 영역의 불순물 농도보다 큰 불순물 농도를 갖는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 도전형 불순물 영역은 상기 바디 영역으로부터 이격된 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 도전형 불순물 영역과 상기 바디 영역의 간격은 적어도 0.1㎛ 인 반도체 소자.
  7. 제1항에 있어서,
    상기 적어도 하나의 폐쇄형 개구는 복수의 폐쇄형 개구를 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 바디 영역과 상기 드리프트 영역 및 상기 드레인 영역은 제1 방향으로 배열되며, 상기 복수의 폐쇄형 개구는 상기 바디 영역과 상기 드레인 영역 사이에서상기 제1 방향과 교차하는 제2 방향으로 배열되는 반도체 소자.
  9. 제8항에 있어서,
    상기 복수의 폐쇄형 개구는 복수의 열로 배열되는 반도체 소자.
  10. 제1항에 있어서,
    상기 적어도 하나의 폐쇄형 개구의 내부 코너는 둔각을 갖거나 라운드된 부분을 갖는 반도체 소자.
  11. 제1항에 있어서,
    상기 적어도 하나의 폐쇄형 개구의 면적과 상기 게이트 전극의 면적의 비는 2:8 내지 8:2 범위인 반도체 소자.
  12. 제1항에 있어서,
    상기 바디 영역 내에 배치되며 제1 도전형을 갖는 소스 영역과,
    상기 바디 영역 내에서 상기 소스 영역과 인접하여 배치되며 제2 도전형을 갖는 바디 콘택 영역을 더 포함하는 반도체 소자.
  13. 제1항에 있어서,
    상기 드레인 분리 절연막은, 상기 게이트 전극 및 상기 드레인 영역 사이의 상기 반도체 기판의 상면 영역에 배치된 LOCOS(local oxidation of silicon)을 포함하는 반도체 소자.
  14. 제1항에 있어서,
    상기 드레인 분리 절연막은, 상기 게이트 전극 및 상기 드레인 영역 사이의 상기 반도체 기판의 영역에 배치된 STI(Shallow Trench Insulator)을 포함하는 반도체 소자.
  15. 반도체 기판;
    상기 반도체 기판 내에 배치되며 상기 반도체 기판의 상면에 확장되고, 제1 도전형을 갖는 드리프트 영역;
    상기 드리프트 영역과 경계를 갖도록 상기 반도체 기판 내에 배치되며 상기 반도체 기판의 상면에 확장되고, 제2 도전형을 갖는 바디 영역;
    상기 바디 영역 및 상기 드리프트 영역 사이의 상기 경계 상에 배치되며 상기 바디 영역의 일부와 상기 드리프트 영역의 일부 상에 걸치는 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되며, 각각 상기 드리프트 영역과 중첩된 영역을 갖는 복수의 폐쇄형 개구를 갖는 게이트 전극;을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 복수의 폐쇄형 개구와 중첩된 영역에 각각 배치되며, 상기 드리프트 영역의 불순물 농도보다 큰 불순물 농도를 갖는 복수의 제1 도전형 불순물 영역을 더 포함하고,
    상기 복수의 제1 도전형 불순물 영역 중 상기 바디 영역과 가장 가까운 불순물 영역은 상기 바디 영역으로부터 적어도 0.1㎛로 이격된 반도체 소자.
  17. 제15항에 있어서,
    상기 드리프트 영역에서 상기 바디 영역과 반대 측에 배치되며 제1 도전형을 갖는 드레인 영역과,
    상기 바디 영역 내에 배치되며 제1 도전형을 갖는 소스 영역과,
    상기 바디 영역 내에서 상기 소스 영역과 인접하여 배치되며 제2 도전형을 갖는 바디 콘택 영역을 더 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 드리프트 영역과 상기 드레인 영역 사이에 배치되는 드레인 분리 절연막을 더 포함하고,
    상기 게이트 전극의 일부는 상기 드레인 분리 절연막 상에 배치되는 반도체 소자.
  19. 반도체 기판;
    상기 반도체 기판에 배치되며, 제1 도전형을 갖는 드리프트 영역;
    상기 드리프트 영역에 인접하도록 상기 반도체 기판에 배치되며, 제2 도전형을 갖는 바디 영역;
    상기 드리프트 영역에서 상기 바디 영역과 반대 측에 배치되며 제1 도전형을 갖는 드레인 영역;
    상기 바디 영역 내에 배치되며 제1 도전형을 갖는 소스 영역;
    상기 바디 영역 내에서 상기 소스 영역과 인접하여 배치되며 제2 도전형을 갖는 바디 콘택 영역;
    상기 드리프트 영역의 상기 드레인 영역에 인접한 부분에 배치되는 드레인 분리 절연막;
    상기 바디 영역의 일부와 상기 드리프트 영역의 일부 상에 걸치도록 상기 반도체 기판 상에 배치되며, 적어도 하나의 폐쇄형 개구를 갖는 게이트 전극;
    상기 게이트 전극과 상기 반도체 기판 사이에 배치된 게이트 절연막; 및
    상기 적어도 하나의 폐쇄형 개구와 중첩된 상기 드리프트 영역에 배치되며 상기 드리프트 영역의 불순물 농도보다 큰 불순물 농도를 갖는 제1 도전형 불순물 영역;을 포함하는 반도체 소자.
  20. 제19항에 있어서,
    상기 바디 콘택 영역 및 상기 소스 영역에 접속된 제1 콘택 플러그와, 상기 드레인 영역에 접속된 제2 콘택 플러그를 더 포함하는 반도체 소자.
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