CN113707715A - 半导体器件 - Google Patents
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Abstract
本发明涉及一种半导体器件，包括：衬底；漂移区，形成于衬底上；第一掺杂区，形成于所述漂移区表面；第二掺杂区，形成于所述漂移区外、所述衬底上；绝缘隔离结构，形成于所述漂移区表面、所述第一掺杂区与第二掺杂区之间；栅极结构，包括栅电极和栅介电层，栅电极形成于漂移区上，且栅电极的一端延伸至绝缘隔离结构上、另一端延伸至第二掺杂区，栅介电层形成于栅电极下方，栅电极形成有镂空部，镂空部包括至少一个镂空单元，镂空部不将栅电极在导电沟道宽度方向上整个截断。本发明在漂移区上方的栅电极形成镂空部，因此漂移区在形成镂空部位置的耗尽减弱，从而减缓了漂移区在该位置的耗尽速度，进而能够提升器件的开态击穿电压。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件。
背景技术
对于漂移区中设有绝缘隔离结构(例如浅沟槽隔离结构STI或硅局部氧化隔离结构LOCOS)的半导体器件，一种示例性的方案是漂移区上方设有兼具场板作用的多晶硅栅极，且该多晶硅栅极搭到绝缘隔离结构上。
为了满足市场需求，对于漂移区中设有绝缘隔离结构、且漂移区及该绝缘隔离结构上设有多晶硅栅极的器件，需要进一步提升其开态击穿电压。
发明内容
基于此，有必要提供一种开态击穿电压更高的半导体器件。
一种半导体器件，包括：衬底，具有第二导电类型；漂移区，形成于衬底上，具有第一导电类型；第一掺杂区，形成于所述漂移区表面，具有第一导电类型且掺杂浓度大于所述漂移区的掺杂浓度；第二掺杂区，形成于所述漂移区外、所述衬底上，具有第一导电类型且掺杂浓度大于所述漂移区的掺杂浓度；绝缘隔离结构，形成于所述漂移区表面、所述第一掺杂区与第二掺杂区之间；及栅极结构，包括栅电极和栅介电层，所述栅电极形成于所述漂移区上，且栅电极的一端延伸至所述绝缘隔离结构上、另一端延伸至所述第二掺杂区，所述栅介电层形成于所述栅电极下方，所述栅电极形成有镂空部，所述镂空部包括至少一个镂空单元，所述镂空部不将所述栅电极在导电沟道宽度方向上整个截断；其中，所述第一导电类型和第二导电类型为相反的导电类型。
在其中一个实施例中，各所述镂空单元沿导电沟道宽度方向分布。
在其中一个实施例中，各所述镂空单元在导电沟道宽度方向上均匀分布。
在其中一个实施例中，所述镂空部至少包括横截面为多边形、圆形、椭圆形中的一种的镂空单元。
在其中一个实施例中，各所述镂空单元的横截面为矩形。
在其中一个实施例中，还包括设于所述衬底上的衬底引出区，所述衬底引出区靠近所述第二掺杂区设置、且位于所述第二掺杂区远离所述漂移区的一侧，具有第二导电类型且掺杂浓度大于所述衬底的掺杂浓度。
在其中一个实施例中，所述绝缘隔离结构为浅沟槽隔离结构。
在其中一个实施例中，所述栅电极为多晶硅栅极，所述栅介电层为栅氧化层。
在其中一个实施例中，所述镂空部设于所述绝缘隔离结构与所述第二掺杂区之间的漂移区上方。
在其中一个实施例中，所述第一导电类型为N型，所述第二导电类型为P型。
上述半导体器件在第一导电类型的漂移区上方的栅电极形成镂空部，因此漂移区在形成镂空部位置的耗尽相对于不设置镂空部(即镂空部的位置设置的是栅电极)的情况会减弱，从而减缓了漂移区在该位置的耗尽速度，进而能够提升器件的开态击穿电压BVon。由于只需要对栅极光刻的光刻版进行修改就可以形成镂空部，因此不需要增加光刻层次，无需增加工艺成本就能够提高器件的开态击穿电压。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一种示例性的多晶硅栅极结构的俯视图；
图2是沿图1所示A-A线的剖视图；
图3是一实施例中半导体器件的部分结构的俯视图；
图4是沿图3所示B-B线的剖视图；
图5是另一实施例中栅电极的镂空部的俯视图；
图6是本申请实施例的半导体器件与对比例的旧结构半导体器件仿真得到的开态击穿电压曲线对比图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“竖直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的。当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
参见图1和图2，示例性的器件结构在衬底110上形成有漂移区120，漂移区120中设有浅沟槽隔离结构130、且漂移区120及浅沟槽绝缘隔离结构130上设有多晶硅栅极140，图2中省略了位于多晶硅栅极140下方的栅氧化层。对于这种结构，多晶硅栅极140下方未设置浅沟槽隔离结构130处的漂移区120的耗尽速度要比浅沟槽隔离结构130处的漂移区120的耗尽速度快，受此影响器件的开态击穿电压不会太高。
图3是一实施例中半导体器件的部分结构的俯视图，图4是沿图3所示B-B线的剖视图。请一并参见图3和图4，半导体器件包括衬底210、漂移区220、第一掺杂区222、第二掺杂区224、绝缘隔离结构230及栅极结构。其中，衬底210具有第二导电类型，漂移区220、第一掺杂区222、第二掺杂区224具有第一导电类型。在图3和图4所示的实施例中，第一导电类型为N型，第二导电类型为P型；在其他实施例中也可以是第一导电类型为P型，第二导电类型为N型。
漂移区220形成于衬底210上。第一掺杂区222形成于漂移区220表面，其掺杂浓度大于漂移区220的掺杂浓度。第二掺杂区224形成于漂移区220外、衬底210上，其掺杂浓度大于漂移区220的掺杂浓度。绝缘隔离结构230形成于漂移区220表面、第一掺杂区222与第二掺杂区224之间。栅极结构包括栅电极240和栅介电层(图4中未示)。栅电极240形成于漂移区220上，且栅电极240的一端延伸至绝缘隔离结构230上、另一端延伸至第二掺杂区224；栅介电层形成于栅电极240下方。栅电极240形成有镂空部，从而使得漂移区220上方一部分位置的栅电极240被镂空。镂空部包括至少一个镂空单元241，镂空部不将栅电极240在导电沟道宽度(width)方向(即图3中的Y方向)上整个截断，也即镂空单元241在导电沟道宽度(width)方向上的长度小于栅电极240在导电沟道宽度(width)方向上的长度。
上述半导体器件在第一导电类型的漂移区220上方的栅电极240形成镂空部，因此漂移区220形成镂空部位置的耗尽相对于不设置镂空部的情况会减弱，从而减缓了漂移区在该位置的耗尽速度，进而能够提升器件的开态击穿电压BVon。由于只需要对栅极光刻的光刻版进行修改就可以形成镂空部，因此不需要增加光刻层次，提高器件的开态击穿电压不需要增加工艺成本。
在一个实施例中，第一掺杂区222为漏极区，第二掺杂区224为源极区。漂移区220的掺杂浓度较低，相当于在源极和漏极之间形成一个电阻较高的区域，能够提高击穿电压，并减小了源极和漏极之间的寄生电容，有利于提高器件的频率特性。
在图3和图4所示的实施例中，半导体器件还包括设于衬底210上的衬底引出区226。衬底引出区226靠近第二掺杂区224设置、且位于第二掺杂区224远离漂移区220的一侧。衬底引出区226具有第二导电类型，且衬底引出区226的掺杂浓度大于衬底210的掺杂浓度。
在图4所示的实施例中，镂空部设于绝缘隔离结构230与第二掺杂区224之间的漂移区220上方。如前述，栅电极240下方未设置浅沟槽隔离结构230处的漂移区220的耗尽速度要比浅沟槽隔离结构230处的漂移区220的耗尽速度快，因此发明人认为减缓漂移区220前端(未设置浅沟槽隔离结构230的位置)的耗尽速度能够较为显著地提高器件的开态击穿电压。可以看到图4中在漂移区220前端上有部分位置是没有栅电极240的，这样漂移区220前端耗尽会减弱，从而提升了器件的开态击穿电压。
栅电极240各镂空单元的大小和形状可以相同也可以不同。在图3所示的实施例中，各镂空单元241沿导电沟道宽度方向均匀分布。在图3所示实施例中，各镂空单元241的横截面为矩形。在其他实施例中，镂空部至少包括横截面为多边形、圆形、椭圆形中的一种的镂空单元，多边形可以是六边形、五边形、四边形等。
在图3所示的实施例中，各镂空单元241排成一列；在其他实施例中，镂空单元也可以设置两列以上。在图5所示的实施例中，各镂空单元243排成两列，且每列的镂空单元243数量不相同。在其他实施例中，镂空单元也可以无规律地分布。
在一个实施例中，在栅电极240的边缘也可以设置镂空单元，即栅电极240的边缘被去除掉一部分。
在图4所示的实施例中，第一掺杂区222和第二掺杂区224为N+区，衬底引出区226为P+区。
在一个实施例中，衬底210为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在图4所示的实施例中，衬底210的构成材料选用单晶硅。
在一个实施例中，栅电极240为多晶硅栅极，在其他实施例中也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅电极240的材料。
在一个实施例中，栅介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物，或者，栅介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电介质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
在一个实施例中，绝缘隔离结构230为浅沟槽隔离结构(STI)；在其他实施例中，绝缘隔离结构230也可以为硅局部氧化隔离结构(LOCOS)。
在一个实施例中，上述半导体器件为扩散金属氧化物半导体(LDMOS)器件。
图6是本申请实施例的半导体器件与对比例的旧结构半导体器件仿真得到的开态击穿电压曲线(TCAD BVon Curve)对比图，图中曲线是在栅极电压Vg为5V时测得，横坐标为器件开态击穿电压，单位为伏特，纵坐标为器件漏电流，单位为安培。可以看到本申请实施例的新结构相比旧结构开态击穿电压有近10V的提升。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底，具有第二导电类型；
漂移区，形成于衬底上，具有第一导电类型；
第一掺杂区，形成于所述漂移区表面，具有第一导电类型且掺杂浓度大于所述漂移区的掺杂浓度；
第二掺杂区，形成于所述漂移区外、所述衬底上，具有第一导电类型且掺杂浓度大于所述漂移区的掺杂浓度；
绝缘隔离结构，形成于所述漂移区表面、所述第一掺杂区与第二掺杂区之间；及
栅极结构，包括栅电极和栅介电层，所述栅电极形成于所述漂移区上，且栅电极的一端延伸至所述绝缘隔离结构上、另一端延伸至所述第二掺杂区，所述栅介电层形成于所述栅电极下方，所述栅电极形成有镂空部，所述镂空部包括至少一个镂空单元，所述镂空部不将所述栅电极在导电沟道宽度方向上整个截断；
其中，所述第一导电类型和第二导电类型为相反的导电类型。
2.根据权利要求1所述的半导体器件，其特征在于，各所述镂空单元沿导电沟道宽度方向分布。
3.根据权利要求2所述的半导体器件，其特征在于，各所述镂空单元在导电沟道宽度方向上均匀分布。
4.根据权利要求1所述的半导体器件，其特征在于，所述镂空部至少包括横截面为多边形、圆形、椭圆形中的一种的镂空单元。
5.根据权利要求1所述的半导体器件，其特征在于，各所述镂空单元的横截面为矩形。
6.根据权利要求1所述的半导体器件，其特征在于，还包括设于所述衬底上的衬底引出区，所述衬底引出区靠近所述第二掺杂区设置、且位于所述第二掺杂区远离所述漂移区的一侧，具有第二导电类型且掺杂浓度大于所述衬底的掺杂浓度。
7.根据权利要求1所述的半导体器件，其特征在于，所述绝缘隔离结构为浅沟槽隔离结构。
8.根据权利要求1所述的半导体器件，其特征在于，所述栅电极为多晶硅栅极，所述栅介电层为栅氧化层。
9.根据权利要求1-8中任一项所述的半导体器件，其特征在于，所述镂空部设于所述绝缘隔离结构与所述第二掺杂区之间的漂移区上方。
10.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
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