CN115832011A

CN115832011A - 半导体装置

Info

Publication number: CN115832011A
Application number: CN202211622976.3A
Authority: CN
Inventors: 黄�俊; 彭路露; 李仁雄; 丁琦; 何坤芹
Original assignee: United Microelectronics Center Co Ltd
Current assignee: United Microelectronics Center Co Ltd
Priority date: 2022-12-16
Filing date: 2022-12-16
Publication date: 2023-03-21

Abstract

本公开提供了一种半导体装置，其包括P型衬底、设置在P型衬底上的N型埋层以及设置在N型埋层上的LDMOS器件。LDMOS器件包括：N型源接触区和与N型源接触区邻接的P型体接触区；源电极，设置在N型源接触区和P型体接触区上；N型漏接触区；漏电极，设置在N型漏接触区上；栅介质，从N型源接触区的上表面延伸到N型漏接触区的上表面并且邻接漏电极；半导体层，设置在栅介质上，半导体层的边缘与栅介质的边缘对准，半导体层包括在靠近源电极的一侧形成的栅接触区；以及栅电极，设置在栅接触区上，半导体层具有使栅介质暴露的开口区域。根据本公开的半导体装置具有高击穿电压、低比导通电阻和高开关速度的优点。

Description

半导体装置

技术领域

本公开涉及半导体技术的领域，具体地，本公开涉及一种包括新型的横向扩散金属氧化物半导体(LDMOS)器件的半导体装置。

背景技术

近年来，LDMOS器件由于其具有易于与互补金属氧化物半导体(CMOS)工艺兼容、驱动功率小、负温度系数等优点而被广泛应用于功率集成电路中。

然而，作为用于衡量LDMOS器件的性能的重要指标，在击穿电压和比导通电阻之间存在权衡。具体地，较高的击穿电压需要LDMOS器件具有较长的漂移区长度和较低的漂移区掺杂浓度，这反而使得LDMOS器件具有较高的比导通电阻。

因此，仍需要对现有的LDMOS器件进行改进，以在保证LDMOS器件具有高击穿电压的同时，降低LDMOS器件的比导通电阻

发明内容

在“背景技术”部分中公开的以上信息仅用于理解发明构思的背景，并且因此可能包含不构成现有技术的信息。

为了解决现有技术中存在的以上问题，本公开提出了一种包括新型的横向扩散金属氧化物半导体(LDMOS)器件的半导体装置。

根据本公开的一个方面，提供了一种半导体装置，可以包括：P型衬底；N型埋层，设置在P型衬底上；以及横向扩散金属氧化物半导体LDMOS器件，设置在N型埋层上，其中，LDMOS器件可以包括：N型源接触区和与N型源接触区邻接的P型体接触区；源电极，设置在N型源接触区和P型体接触区上；N型漏接触区；漏电极，设置在N型漏接触区上；栅介质，从N型源接触区的上表面延伸到N型漏接触区的上表面并且邻接漏电极；半导体层，设置在栅介质上，半导体层的边缘与栅介质的边缘对准，半导体层包括在靠近源电极的一侧形成的栅接触区；以及栅电极，设置在栅接触区上，其中，半导体层具有使栅介质暴露的开口区域。

根据本公开的实施方式，开口区域可以具有一个开口或者彼此平行的多个开口。

根据本公开的实施方式，从栅接触区到漏电极，半导体层可以依次具有：通过重掺杂P型杂质形成的栅极侧欧姆接触区；通过轻掺杂P型杂质形成的高阻区；通过重掺杂N型杂质形成的场截止区；以及通过重掺杂P型杂质形成的漏极侧欧姆接触区，以及其中，开口区域设置在高阻区中。

根据本公开的实施方式，半导体层中的开口区域可以被设置成具有网格布置的多个开口。

根据本公开的实施方式，半导体装置还可以包括：深N型阱，设置在N型埋层上并且邻接LDMOS器件；以及N型阱，设置在深N型阱上并且邻接LDMOS器件，其中，N型阱、深N型阱和N型埋层围绕LDMOS器件。

根据本公开的实施方式，在N型阱中可以设置有N型欧姆接触区和设置在N型欧姆接触区上的隔离电极，隔离电极可以连接到高电源电压。

根据本公开的实施方式，LDMOS器件还可以包括：P型外延层，设置在N型埋层上；高压P型阱，设置在N型埋层上并且邻接P型外延层；P型阱，设置在P型外延层上，其中，N型源接触区和P型体接触区设置在P型阱中；以及高压N型阱，设置在高压P型阱上并且邻接P型阱，其中，N型漏接触区设置在高压N型阱中，以及其中，P型阱、P型外延层和高压P型阱围绕高压N型阱。

根据本公开的实施方式，P型阱和高压N型阱之间的界面可以与P型外延层和高压P型阱之间的界面对准。

根据本公开的实施方式，栅介质可以由硅氧化物形成，并且半导体层可以由多晶硅形成。

根据本公开的实施方式，在P型阱和N型阱之间可以设置有浅槽隔离区。

根据本公开的半导体装置，在LDMOS器件的漂移区表面上设置有延伸栅结构，从而可以在保证高击穿电压的同时降低比导通电阻。此外，根据本公开的半导体装置，LDMOS器件的延伸栅结构具有暴露栅介质的开口区域，从而可以减小栅电极和漏电极之间的电容以提高LDMOS器件的开关速度。此外，根据本公开的半导体装置，LDMOS器件设置有全隔离结构，从而可以保证LDMOS器件的可靠操作。

然而，本公开的效果不限于上述效果，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展。应当理解，上文的一般描述和下文的详细描述均是示例性的和说明性的，而非对本公开的范围的限制。

附图说明

附图用于提供对本公开的进一步理解。附图示出了本公开的示例性实施方式，并且与说明书一起用于解释本公开的构思。

图1是示出根据本公开的实施方式的半导体装置的截面视图。

图2是示出根据本公开的实施方式的半导体层的俯视图。

图3是示出根据本公开的实施方式的沿图2的线X1-X1’截取的半导体装置的截面视图。

图4是示出根据本公开的实施方式的沿图2的线Y-Y’截取的半导体装置的截面视图。

图5示出了根据本公开的替选实施方式的半导体层的俯视图。

图6示出了根据本公开的替选实施方式的半导体层的俯视图。

图7示出了根据本公开的替选实施方式的半导体层的俯视图。

图8A至图8C示出了根据本公开的实施方式的半导体装置的仿真视图。

具体实施方式

现将在下文中参照附图更全面地描述本公开，在附图中示出了各实施方式。然而，本公开可以以许多不同的方式实施，并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供使得本公开将是详尽的和完整的，并且将向本领域技术人员全面传达本公开的范围。通篇相同的附图标记表示相同的部件。再者，在附图中，为了清楚地说明，部件的厚度、比率和尺寸被放大。

本文使用的术语出于描述具体实施方式的目的，而非旨在限制本公开的范围。除非上下文另外明确指出，否则本文使用的单数形式术语“一个”和“该”还应包括复数形式。此外，本文中使用的术语“包括”和/或“包含”旨在指明存在所陈述的特征、数量、操作、元件、部件和/或它们的组合，但不排除存在或增加一个或更多个其他的特征、数量、步骤、操作、元件、部件和/或它们的组合。还应注意，本文中使用术语“基本上”、“约”和其他类似术语应被理解为说明相似而非程度，并且因此可以计入本领域普通技术人员所通常认可的测量、计算和/或提供的数值中的固有偏差。

尽管在本文中可以使用术语“第一”、“第二”等来描述各种类型的元件，但是这些元件不受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件，反之亦然。

再者，“下面”、“下方”、“上方”、“上”等用于说明图中所示的部件的关系关联。这些术语可以是相对的概念并且基于图中呈现的方向来描述。

在本说明书中，还将理解，当一个部件(或区域、层、部分)被称为相对于其他部件，诸如在其他部件“上”，“连接到”或“耦接到”其他部件时，该一个部件可以直接设置在该一个部件上/直接连接到/直接耦接到该一个部件，或者还可以存在居间的第三部件。相反，当在本说明书中部件(或区域、层、部分等)被称为相对于其他部件，诸如“直接”在其他部件“上”，“直接连接到”或“直接耦接到”其他部件时，在它们之间没有设置居间的部件。

除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的含义相同的含义，而不应以理想化或过于正式的意义来解释，除非在本文中明确限定。

本文参照作为理想化的实施方式的示意图的截面视图描述了实施方式。从而，预见到作为例如制造技术和/或公差的结果的、相对于图示的形状变化。因此，本文描述的实施方式不应被解释为限于如本文示出的区域的具体形状，而是应包括因例如制造导致的形状的偏差。例如，被示出或描述为平坦的区域可以典型地具有粗糙和/或非线性特征。而且，所示出的锐角可以被倒圆。因此，图中所示的区域在本质上是示意性的，并且它们的形状并非旨在示出区域的精确形状并且并非旨在限制权利要求的范围。

下面结合附图描述根据本公开的各种实施方式的半导体装置。

图1示出了根据本公开的实施方式的半导体装置100的截面视图。

如图1所示，根据本公开的实施方式的半导体装置100可以包括轻掺杂的P型衬底(P-sub)101和设置在P型衬底101上的N型埋层(NBL)102。根据本公开的实施方式，N型埋层102可以用作阻挡层或隔离层，以将后面描述的横向扩散金属氧化物半导体(LDMOS)器件103与P型衬底101隔开。此外，如图1所示，根据本公开的实施方式，N型埋层102的末端可以终止于第一P型外延层(P-epi)104。

如图1所示，根据本公开的实施方式，设置在N型埋层102上的LDMOS器件103可以包括设置在第一P型阱(PW)114(还可以被称为P型体区)中的重掺杂的N型源接触区105和与N型源接触区105邻接的重掺杂的P型体接触区106。在附图通篇中，轻掺杂可以用负号“-”表示，并且重掺杂可以用正号“+”表示。

如图1所示，根据本公开的实施方式，LDMOS器件103的(体)源电极(B&S)107可以设置在N型源接触区105和P型体接触区106上。根据本公开的实施方式，源电极107可以是金属化源电极。

如图1所示，根据本公开的实施方式，LDMOS器件103可以包括设置在浅高压N型阱(SHVNW)115中的重掺杂的N型漏接触区108。如图1所示，根据本公开的实施方式，LDMOS器件103的漏电极(D)109可以设置在N型漏接触区108上。根据本公开的实施方式，漏电极109可以是金属化漏电极。

如图1所示，根据本公开的实施方式，LDMOS器件103还可以包括设置在浅高压N型阱115下方的浅高压P型阱(SHVPW)116。浅高压N型阱115还可以被称为漂移区或延伸漏结构，被配置用于在LDMOS器件103的关断状态下耗尽以建立减小表面电场(RESURF)结构，从而改善击穿性能。此外，如图1所示，根据本公开的实施方式，LDMOS器件103可以被实现为具有双RESURF结构，其中由第一P型阱114和与其邻接的浅高压N型阱115形成的PN结可以用作水平RESURF结构，并且由浅高压P型阱116和其上方的浅高压N型阱115形成的PN结可以用作竖直RESURF结构。

如图1所示，根据本公开的实施方式，LDMOS器件103可以设置在N型埋层102上的第二P型外延层(P-epi)117中。根据本公开的实施方式，第一P型外延层104和第二P型外延层117可以由相同的材料形成。

根据本公开的实施方式，第一P型阱114可以通过离子注入工艺形成在第二P型外延层117中。此外，根据本公开的实施方式，浅高压N型阱115和浅高压P型阱116可以通过不同的离子注入工艺使用同一掩模形成在第二P型外延层117中，使得第一P型阱114和浅高压N型阱115之间的界面可以与第二P型外延层117和浅高压P型阱116之间的界面对准。此外，尽管在图1中浅高压P型阱116的下表面与N型埋层102的上表面邻接而使得在浅高压P型阱116的下表面与N型埋层102的上表面之间不存在第二P型外延层117的部分，但是本公开不限于此。根据本公开的实施方式，在浅高压P型阱116的下表面与N型埋层102的上表面之间也可以存在第二P型外延层117的部分。

如图1所示，根据本公开的实施方式，半导体装置100还可以包括深N型阱(DNW)118，其设置在N型埋层102上并且邻接LDMOS器件103。此外，如图1所示，根据本公开的实施方式，半导体装置100还可以包括N型阱(NW)119，其设置在深N型阱118上并且邻接LDMOS器件103。根据本公开的实施方式，N型阱118和深N型阱119可以被设置为在水平方向上具有环形结构，以与N型埋层102一起围绕LDMOS器件103。

由此，如图1所示，根据本公开的实施方式，第一P型阱114、第二P型外延层117和浅高压P型阱116可以一起形成包围浅高压N型阱115的P型结构。此外，如图1所示，根据本公开的实施方式，N型阱118、深N型阱119和N型埋层102可以一起形成包围上述P型结构的N型结构。因此，根据本公开的实施方式，上述P型结构和N型结构可以一起形成全隔离结构，从而确保LDMOS器件103具有高可靠性。

如图1所示，根据本公开的实施方式，半导体装置100还可以包括设置在N型阱119中的N型欧姆接触区120和设置在N型欧姆接触区120上的隔离电极(Nring)121。根据本公开的实施方式，隔离电极121可以是金属化电极，并且连接到最高电位，例如高电源电压。

如图1所示，根据本公开的实施方式，半导体装置100还可以包括设置在第一P型外延层104上的第二P型阱(PW)122、设置在第二P型阱122中的重掺杂的P型衬底接触区123和设置在P型衬底接触区123上的衬底电极(Psub)124。根据本公开的实施方式，衬底电极124可以是金属化电极，并且连接到最低电位，例如接地电压。

如图1所示，根据本公开的实施方式，半导体装置100还可以包括设置在第一P型阱114和N型阱118之间以及N型阱118和第二P型阱122之间的浅槽隔离(STI)区126。

此外，如图1所示，根据本公开的实施方式，LDMOS器件103可以包括栅介质110，其从N型源接触区105的上表面延伸到N型漏接触区108的上表面并且邻接漏电极109。也就是说，栅介质110可以覆盖第一P型阱114和浅高压N型阱115的上表面。根据本公开的实施方式，栅介质110可以由硅氧化物形成。

如图1所示，根据本公开的实施方式，LDMOS器件103还可以包括设置在栅介质110上的半导体层111，其中半导体层111的边缘与栅介质110的边缘对准。如图1所示，根据本公开的实施方式，半导体层111可以包括在靠近源电极107的一侧形成的栅接触区112以及设置在栅接触区112上的栅电极113。根据本公开的实施方式，栅电极113可以是金属化电极。根据本公开的实施方式，半导体层111可以由多晶硅形成。根据本公开的实施方式，半导体层111可以形成延伸栅结构。

如图1所示，根据本公开的实施方式，从栅接触区112到漏电极109，半导体层111可以依次包括通过重掺杂P型杂质形成的栅极侧欧姆接触区111a、通过轻掺杂P型杂质形成的高阻区111b、通过重掺杂N型杂质形成的场截止区111c以及通过重掺杂P型杂质形成的漏极侧欧姆接触区111d。

根据本公开的实施方式，由半导体层111形成的延伸栅结构在靠近金漏电极109处引入了由场截止区111c和漏极侧欧姆接触区111d形成的PN结，其在LDMOS器件103处于导通状态时被反向偏置以承受栅电极113和漏电极109之间的电压差，从而能够减小泄漏电流。

此外，根据本公开的实施方式，该延伸栅结构可以与浅高压N型阱115(漂移区)形成电容结构，其中延伸栅结构的低电位侧连接到栅电极113，并且高电位侧连接到漏电极109。因此，在LDMOS器件103的导通状态下，当栅电极113与源电极107之间的电压差V_GS大于漏电极109与源电极107之间的电压差V_DS时，在漂移区中靠近栅介质110的表面处形成多数载流子(电子)的积累层。

根据本公开的实施方式，随着在栅电极113上施加的电压的增加，当V_GS>V_TH(LDMOS器件的阈值电压)时，在栅电极113下方的体区表面开始反型，从而形成多数载流子(电子)的沟道。因此，多数载流子将从源区经沟道流向漂移区，并且通过漂移区表面的电子积累层流入漏极，从而提供了电阻极小的通道。由此可见，电流绝大部分经由积累层通过漂移区，从而显著降低了LDMOS器件103的比导通电阻。

此外，根据本公开的实施方式，由于电子积累层的强度取决于在栅电极113上施加的电压的大小，而与栅介质110的厚度和漂移区的掺杂浓度无关，因此可以增加浅高压N型阱115的注入剂量。

此外，根据本公开的实施方式，在LDMOS器件103处于关断状态时，在浅高压N型阱115(漂移区)与其上方的半导体层111和其下方的浅高压P型阱116之间存在电荷平衡作用，能够辅助调节漂移区中的电场分布，因此可以在保证击穿电压不变的同时进一步增加浅高压N型阱115的注入剂量。

图2示出了根据本公开的实施方式的半导体层111的俯视图。图3示出了根据本公开的实施方式的沿图2的线X1-X1’截取的半导体装置100的截面视图。图4示出了根据本公开的实施方式的沿图2的线Y-Y’截取的半导体装置100的截面视图。此外，应理解，图1所示的半导体装置100的截面视图可以是沿图2的线X2-X2’截取的截面视图。在图2至图4中，与图1相同的部件由相同的附图标记表示，并且不再重复对其的详细描述。

如图2所示，根据本公开的实施方式，半导体层111可以具有使栅介质110暴露的开口区域125。根据本公开的实施方式，开口区域125可以具有从栅极侧欧姆接触区111a延伸到场截止区111c的一个长方形开口。

图5示出了根据本公开的替选实施方式的半导体层111的俯视图。在图5中，与图1相同的部件由相同的附图标记表示。如图5所示，根据本公开的实施方式，开口区域125可以具有从栅极侧欧姆接触区111a延伸到场截止区111c的两个或更多个彼此平行的开口。

图6示出了根据本公开的替选实施方式的半导体层111的俯视图。在图6中，与图1相同的部件由相同的附图标记表示。如图6所示，根据本公开的实施方式，开口区域125可以完全设置在高阻区111b中，即开口区域125的各个开口被高阻区111b环绕。

图7示出了根据本公开的替选实施方式的半导体层111的俯视图。在图7中，与图1相同的部件由相同的附图标记表示。如图7所示，根据本公开的实施方式，开口区域125可以被设置成具有网格布置的多个开口。

根据本公开的实施方式，通过在半导体层111中设置开口区域125，可以减小高阻区111b所面对的浅高压N型阱115(漂移区)的面积，以减小栅电极113与漏电极109之间的电容C_GD，从而可以提高LDMOS器件103的开关速度。

如上文所述，根据本公开的半导体装置，在LDMOS器件的漂移区表面上设置有延伸栅结构，从而可以在保证高击穿电压的同时降低比导通电阻。此外，根据本公开的半导体装置，LDMOS器件的延伸栅结构具有用于开口区域，从而可以提高LDMOS器件的开关速度。此外，根据本公开的半导体装置，LDMOS器件设置有全隔离结构，从而可以保证LDMOS器件的可靠操作。

尽管为便于描述，上述实施方式中的半导体装置的各个部件被示出和描述为具有特定的传导类型，例如N型和P型，但是本公开不限于此。相反，通过例如替换不同传导类型的半导体区域或者掺杂工艺，可以提供其他类型的半导体装置。因此，上述实施方式中的半导体装置中的每个半导体区域、层或其他结构可以具有与上述实施方式中描述的传导类型不同的传导类型。所有这些变型例均应涵盖于本公开的范围内。

图8A至图8C示出了根据本公开的实施方式的半导体装置100的仿真视图。

图8A示出了根据本公开的实施方式的半导体装置100在关断状态下，当V_DS＝51V时的电位分布。如图8A所示，半导体装置100能够满足工作电压为40V的NMOS设计。

此外，图8B示出了根据本公开的实施方式的半导体装置100在导通状态下在浅高压N型阱115内部的电流密度相对于距上表面的距离的分布，其中向栅电极113施加5V的电压，并且向漏电极施加0.1V的电压。如图8B所示，由于在浅高压N型阱115的表面处形成电子积累层，因此表面处的电流密度显著增加，比导通电阻R_sp为21mΩ·mm²。当界面电荷浓度为1×10¹¹时，对导通压降几乎没有影响。

此外，图8C示出了根据本公开的实施方式的半导体装置100的比导通电阻与现有技术的对比。图8C中所示的黑色和灰色两条曲线示出了根据现有技术获得的在不同的击穿电压下的比导通电阻。如图8C所示，当击穿电压BV为51V时，相比于现有技术，根据本公开的实施方式的半导体装置100的比导通电阻可以显著降低。

尽管已经参考本公开的实施方式描述了本公开，但是本领域技术人员将理解，在不脱离所附权利要求中公开的本公开的精神和范围的情况下，可以对本公开进行各种修改和改变。

Claims

1.一种半导体装置，包括：

P型衬底；

N型埋层，设置在所述P型衬底上；以及

横向扩散金属氧化物半导体LDMOS器件，设置在所述N型埋层上，

其中，所述LDMOS器件包括：

N型源接触区和与所述N型源接触区邻接的P型体接触区；

源电极，设置在所述N型源接触区和所述P型体接触区上；

N型漏接触区；

漏电极，设置在所述N型漏接触区上；

栅介质，从所述N型源接触区的上表面延伸到所述N型漏接触区的上表面并且邻接所述漏电极；

半导体层，设置在所述栅介质上，所述半导体层的边缘与所述栅介质的边缘对准，所述半导体层包括在靠近所述源电极的一侧形成的栅接触区；以及

栅电极，设置在所述栅接触区上，

其中，所述半导体层具有使所述栅介质暴露的开口区域。

2.根据权利要求1所述的半导体装置，其中，所述开口区域具有一个开口或者彼此平行的多个开口。

3.根据权利要求1所述的半导体装置，其中，从所述栅接触区到所述漏电极，所述半导体层依次具有：

通过重掺杂P型杂质形成的栅极侧欧姆接触区；

通过轻掺杂P型杂质形成的高阻区；

通过重掺杂N型杂质形成的场截止区；以及

通过重掺杂P型杂质形成的漏极侧欧姆接触区，以及

其中，所述开口区域设置在所述高阻区中。

4.根据权利要求3所述的半导体装置，其中，所述半导体层中的开口区域被设置成具有网格布置的多个开口。

5.根据权利要求1所述的半导体装置，还包括：

深N型阱，设置在所述N型埋层上并且邻接所述LDMOS器件；以及

N型阱，设置在所述深N型阱上并且邻接所述LDMOS器件，

其中，所述N型阱、所述深N型阱和所述N型埋层围绕所述LDMOS器件。

6.根据权利要求5所述的半导体装置，其中，在所述N型阱中设置有N型欧姆接触区和设置在所述N型欧姆接触区上的隔离电极，所述隔离电极连接到高电源电压。

7.根据权利要求5所述的半导体装置，其中，所述LDMOS器件还包括：

P型外延层，设置在所述N型埋层上；

高压P型阱，设置在所述N型埋层上并且邻接所述P型外延层；

P型阱，设置在所述P型外延层上，其中，所述N型源接触区和所述P型体接触区设置在所述P型阱中；以及

高压N型阱，设置在所述高压P型阱上并且邻接所述P型阱，其中，所述N型漏接触区设置在所述高压N型阱中，以及

其中，所述P型阱、所述P型外延层和所述高压P型阱围绕所述高压N型阱。

8.根据权利要求7所述的半导体装置，其中，所述P型阱和所述高压N型阱之间的界面与所述P型外延层和所述高压P型阱之间的界面对准。

9.根据权利要求1所述的半导体装置，其中，所述栅介质由硅氧化物形成，并且所述半导体层由多晶硅形成。

10.根据权利要求7所述的半导体装置，其中，在所述P型阱和所述N型阱之间设置有浅槽隔离区。