CN204257659U

CN204257659U - 一种半导体晶体管的终端隔离结构

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Publication number: CN204257659U
Application number: CN201420815449.9U
Authority: CN
Inventors: 马文力; 杨勇; 姚伟明
Original assignee: YANGZHOU GUOYU ELECTRONICS Co Ltd
Current assignee: YANGZHOU GUOYU ELECTRONICS Co Ltd
Priority date: 2014-12-19
Filing date: 2014-12-19
Publication date: 2015-04-08
Anticipated expiration: 2024-12-19

Abstract

一种半导体晶体管的终端隔离结构，包括重掺杂N型硅衬底，N型掺杂外延层，在N型掺杂外延层中间隔设有若干P型掺杂保护环，及重掺杂N型截止环，在P型掺杂保护环上依次设有P型重掺杂半导体区和氧化层薄膜，在相邻的氧化层薄膜之间的N型掺杂外延层上方设有场氧化层，在每个场氧化层与与其相邻的氧化层薄膜上面均设有场板，在场板、场氧化层及氧化层薄膜上设有钝化层；在N型掺杂外延层中间隔设置有从左至右宽度、深度逐渐减小的若干P型掺杂半导体沟槽，其上端深入其上方P型掺杂保护环中并与P型重掺杂半导体区接触；P型掺杂半导体沟槽填充有掺杂有P型杂质的多晶硅或单晶硅。该结构面积小，芯片利用面积高，同时提高了耐压性能。

Description

一种半导体晶体管的终端隔离结构

技术领域

本实用新型涉及半导体功率器件制造领域，特别是涉及一种高压功率半导体器件终端隔离结构。

背景技术

目前，功率器件在日常生活、生产等领域的应用越来越广泛。随着市场的扩大，设计一款优秀的功率器件迅速成为研究人员关注的焦点。由于结弯曲现象的存在，功率半导体器件的终端往往存在过早击穿现象。因此，终端保护结构的设计成为功率半导体器件，尤其是高压大功率器件优化设计的重要内容。为确保例如Si或SiC制作的高压半导体器件具有高的阻断电压能力，必须在器件的横向边缘处的边缘终端区内采取适当的措施，电场强度在器件的有源区与划片道之间必须完全耗尽，否则，会在器件的边缘处产生电场放大。因此功率器件终端结构的设计成为开发阶段的关键。在功率器件终端结构的设计过程中通常希望终端结构中保护环的纵向结深尽可能大、横向扩散尽可能的小。然而，传统的功率器件终端结构保护环通常通过表面源扩散形成。受制于半导体内在的物理定律，在提高纵向结深的同时，不可避免的会增大横向扩散。大功率器件通常拥有较大的纵向结深。因此大功率器件通常通过增大终端保护环之间的间距来实现有效的耐压隔离。这造成功率器件终端结构占用的面积较大、芯片的有效利用面积不高的缺点。同时传统终端结构由于没有利用二维电场的作用，因此存在耐压效率不高的缺点。本实用新型针对这些问题提出的改进型半导体晶体管终端隔离结构。

发明内容

本实用新型所要解决的技术问题是提供一种半导体晶体管的终端隔离结构，其可以充分利用二维电场的作用提高半导体晶体管的耐压效率，提高使用寿命。

为解决上述技术问题，本实用新型提供的技术方案是一种半导体晶体管的终端隔离结构，其包括重掺杂N型硅衬底，在N型硅衬底上设有的N型掺杂外延层，其特征在于在N型掺杂外延层中间隔设有从左至右间隙逐渐增大的若干P型掺杂保护环，在P型掺杂保护环的右侧的N型掺杂外延层中设有重掺杂N型截止环，在每个所述P型掺杂保护环中设有P型重掺杂半导体区，在每个所述P型重掺杂半导体区上方设有氧化层薄膜，在相邻的所述氧化层薄膜之间的N型掺杂外延层上方设有场氧化层，在每个所述场氧化层与与其相邻的所述氧化层薄膜上面均设有场板，在所述场板、所述场氧化层及所述氧化层薄膜上设有钝化层；在所述N型掺杂外延层中间隔设置有从左至右宽度、深度逐渐减小的若干P型掺杂半导体沟槽，每个所述P型掺杂半导体沟槽上端深入其上方的所述P型掺杂保护环中，并与所述P型重掺杂半导体区接触；所述P型掺杂半导体沟槽填充有掺杂有P型杂质的多晶硅或单晶硅。

所述P型掺杂保护环和P型重掺杂半导体区的个数分别为1～12个。

所述P型掺杂半导体沟槽的个数为2～10个。

所述场板的个数为2～13个。

所述氧化层薄膜厚度为300～3000埃。

所述场氧化层厚度为3000～25000埃。

所述P型掺杂半导体沟槽中掺杂P型杂质的掺杂浓度为所述N型掺杂外延层的掺杂浓度的0.3～3倍。

与现有技术相比较，本实用新型的优点是：

1)本实用新型结构在N型掺杂外延层中设有P型掺杂半导体沟槽，在P型掺杂半导体环的结深相同时，本发明结构中P型掺杂保护环的横向扩散与传统结构相同，与传统半导体晶体管终端隔离结构相比，本发明结构的P型掺杂半导体沟槽的深度远大于P型掺杂半导体环的结深，因此具有更好的电压隔离效果，从而可以有效的减小保护环之间的距离，因此本发明结构的面积更小，芯片有效利用面积更高。

2)本实用新型结构在N型掺杂外延层中设有P型掺杂半导体沟槽，与传统半导体晶体管终端隔离结构相比，本发明结构不仅存在纵向PN结，同时存在横向PN结，而传统半导体晶体管终端隔离结构仅存在纵向PN结，本发明结构利用到了二维电场效应，因此本发明结构的耐压更高。

3)本实用新型结构在N型掺杂外延层中的P型掺杂半导体沟槽从左至右宽度、深度逐渐减小，本发明结构中的深度不同的P型掺杂半导体沟槽利用深槽刻蚀中的负载效应一次刻蚀成形，因此显著降低了生产成本。

附图说明

图1，本实用新型的结构示意图。

具体实施方式

针对上述技术方案，现举一较佳实施例并结合图示进行具体说明。本实用新型的半导体晶体管的终端隔离结构，包括N型硅衬底、外延层、P型掺杂保护环、P型掺杂半导体沟槽、P型重掺杂半导体区、氧化层薄膜、场氧化层、场板、及钝化层，结构具体如下。

N型硅衬底1，为重掺杂N型杂质的单晶硅硅衬底。N型杂质掺杂浓度为2E18～3E19个/cm³。在N型硅衬底1的主表面形成掺杂N型杂质的N型单晶硅外延层2，其掺杂的N型杂质浓度为2E13～8E15个/cm³，厚度为30～150um。

在N型单晶硅外延层2主表面一部分区域间隔设有P型掺杂保护环(3、4、5、6、7)，P型掺杂保护环的个数可以根据耐压要求进行调整，具体数量在1～12个，在本实施例中为5个。P型掺杂保护环通过离子注入工艺在N型单晶硅外延层2主表面部分区域注入P型杂质离子，然后经高温扩散在外延层中形成扩散，形成最终的P型掺杂保护环。离子注入种类可以是硼、二氟化硼，离子注入能量为40～120KeV,注入角度为0～7度，扩散温度为1150～1250℃，扩散时间为300～1200min。通过P型掺杂保护环的设置，在外延层中形成纵向PN结。

在N型单晶硅外延层2主表面一部分区域间隔设有宽度、深度逐渐减小的P型掺杂沟槽(8、9、10)，P型深槽个数可以根据耐压要求进行调整，具体个数在2～10个，在本实施例中为4个。每个P型掺杂沟槽都位于其所在N型单晶硅外延层2主表面处的P型掺杂保护环中。P型掺杂沟槽的深度超过其所在P型掺杂保护环在N型单晶硅外延层中的扩散深度。P型掺杂沟槽通过干法刻蚀形成深槽，通过淀积、外延进行深槽填充，通过表面平坦化最终形成P型掺杂沟槽。在实际加工工艺中，首先通过刻蚀法在N型单晶硅外延层的主表面处的P型掺杂保护环处向外延层内部刻蚀形成深槽，然后通过淀积多晶硅或者外延单晶硅填充深槽，最后通过化学机械抛光或者干法刻蚀形成平坦的表面，在淀积或外延进行填充深槽时，掺杂有P型杂质，深槽中的P型杂质可以是硼、铝等，P型掺杂沟槽中P型杂质的掺杂浓度为N型单晶硅外延层2中N型杂质的掺杂浓度的0.3～3倍。从左至右间隔设置的P型掺杂沟槽在刻蚀时，可以利用深槽刻蚀的负载效应一次性完成全部P型掺杂沟槽的刻蚀，可以节约生产加工成本。通过在N型单晶硅外延层的主表面向内部刻蚀并填充形成的P型掺杂沟槽在半导体的横向方向形成了PN结。

在每个P型掺杂保护环(3、4、5、6、7)的主表面的部分区域分别设有P型重掺杂半导体区(11、12、13、14、15)，P型重掺杂半导体区的个数和P型掺杂保护环的个数相同。P型重掺杂半导体区在形成扩散后，其下表面部分与P型掺杂沟槽的主表面接触。P型重掺杂半导体区通过离子注入和高温扩散形成扩散，离子注入种类可以是硼、二氟化硼，注入能量为40～80KeV,注入角度为0～7度，扩散温度为900～1150℃，扩散时间为15～400min。

在位于P型掺杂保护环的右侧的N型单晶硅外延层2主表面一部分区域设有重掺杂N型截止环16，重掺杂N型截止环通过表面源扩散或离子注入，再经高温扩散形成扩散。表面源扩散时的表面源为三氯氧磷，预扩散温度为850～1000℃，再扩散温度为900～1150℃，扩散时间为15～400min。采用离子注入时，离子种类可以是磷、砷，注入能量为40～120KeV,注入角度为0～7度，扩散温度为900～1150℃，扩散时间为15～400min。

在N型单晶硅外延层2主表面上方的部分区域，即在在每个所述重掺杂P型半导体区上方分别设有氧化层薄膜17，氧化层薄膜厚度为300～3000埃。通过热氧化法、干氧氧化法、湿氧氧化法或氢氧合成氧化法等制备。

在相邻的氧化层薄膜17之间的N型单晶硅外延层2主表面上方设有场氧化层18，场氧化层厚度为3000～25000埃。通过刻蚀以及热氧化法、干氧氧化法、湿氧氧化法或氢氧合成氧化法等制备。

在N型单晶硅外延层2主表面上方部分区域、氧化层薄膜17上方部分区域、及与氧化层薄膜连接的场氧化层18上方部分区域设有场板(19、20、21、22、23、24)，场板的个数可以根据耐压要求进行调整，具体数量在2～13个，场板可以是掺杂多晶硅、单层或多层金属或者他们的组合。

在N型单晶硅外延层2主表面上方部分区域、氧化层薄膜17上方部分区域、场氧化层18上方部分区域、场板上方部分区域设有钝化层25，钝化层可以是硼磷硅玻璃、磷硅玻璃、低温二氧化硅、氮化硅、聚酰亚胺或者他们的组合。

通过本实用新型的隔离结构，在半导体上形成纵向PN结以及横向PN结，利用二维电场效应，提高了半导体晶体管的耐压水平。

Claims

1.一种半导体晶体管的终端隔离结构，其包括重掺杂N型硅衬底，在N型硅衬底上设有的N型掺杂外延层，其特征在于在N型掺杂外延层中间隔设有从左至右间隙逐渐增大的若干P型掺杂保护环，在P型掺杂保护环的右侧的N型掺杂外延层中设有重掺杂N型截止环，在每个所述P型掺杂保护环中设有P型重掺杂半导体区，在每个所述P型重掺杂半导体区上方设有氧化层薄膜，在相邻的所述氧化层薄膜之间的N型掺杂外延层上方设有场氧化层，在每个所述场氧化层与与其相邻的所述氧化层薄膜上面均设有场板，在所述场板、所述场氧化层及所述氧化层薄膜上设有钝化层；在所述N型掺杂外延层中间隔设置有从左至右宽度、深度逐渐减小的若干P型掺杂半导体沟槽，每个所述P型掺杂半导体沟槽上端深入其上方的所述P型掺杂保护环中，并与所述P型重掺杂半导体区接触；所述P型掺杂半导体沟槽填充有掺杂有P型杂质的多晶硅或单晶硅。

2.根据权利要求1所述的半导体晶体管的终端隔离结构，其特征在于所述P型掺杂保护环和P型重掺杂半导体区的个数分别为1～12个。

3.根据权利要求1所述的半导体晶体管的终端隔离结构，其特征在于所述P型掺杂半导体沟槽的个数为2～10个。

4.根据权利要求1所述的半导体晶体管的终端隔离结构，其特征在于所述场板的个数为2～13个。

5.根据权利要求1所述的半导体晶体管的终端隔离结构，其特征在于所述氧化层薄膜厚度为300～3000埃。

6.根据权利要求1所述的半导体晶体管的终端隔离结构，其特征在于所述场氧化层厚度为3000～25000埃。

7.根据权利要求1所述的半导体晶体管的终端隔离结构，其特征在于所述P型掺杂半导体沟槽中掺杂P型杂质的掺杂浓度为所述N型掺杂外延层的掺杂浓度的0.3～3倍。