TWI567974B - 用於納米管ｍｏｓｆｅｔ的端接設計 - Google Patents

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Description

用於納米管MOSFET的端接設計
本發明主要關於半導體功率器件。更確切地說是關於交替摻雜納米管的結構和配置方法，以便利用簡便的製備工藝，製備具有改良的擊穿電壓和顯著降低的電阻的可靈活擴展的電荷平衡的半導體功率器件。
半導體器件包括金屬氧化物半導體場效應電晶體(MOSFET)器件，而帶有垂直超級結這一結構的功率半導體器件，其電學性能已為人們所熟知，並且在多項專利檔或其他公開文獻中都有相關論述。這些公開的專利檔譬如包括：美國專利號US5438215、US5216275、US4754310、US6828631等等。此外撰稿人FUJIHIRA還在《半導體超級結器件理論》(載於《日本應用物理快報》1979年10月第36卷23S-241頁)一文中提出了垂直超級結器件的結構。確切地說，第1C圖表示FUJIHIRA提出的垂直溝槽MOSFET超級結器件(FUJIHIRA文章中的圖2A)。 FUJIHIRA還在美國專利號US6097063中提出了一種具有漂流區的垂直半導體器件，如果器件處於導通模式，則漂移電流流動，如果器件處於斷開模式，則漂移電流耗盡。漂流區作為具有多個第一導電類型分立的漂流區以及多個第二導電類型的間隔區，其中每個間隔區都平行位於鄰近的漂流區之中，從而可以分別形成P-N結。在美國專利號US6608350中，提出了一種配有電介質材 料層填充溝槽的垂直超級結器件。然而，如下文所闡述的那樣，這些超級結器件的結構和工作性能仍然遇到許多技術局限，從而限制了這些器件的廣泛實際應用。
確切地說，傳統的製備工藝和器件結構用低串聯電阻進一步降低擊穿電壓，包括配有超級結這一結構的器件，仍然面臨製造困難。傳統的高功率器件通常需要多個耗時、複雜、昂貴的製備工藝才能製成結構，限制了高壓半導體功率器件的實際應用和用途。更確切地說，製備高壓功率器件的某些工藝非常複雜，產量和產率都很低。
與傳統技術相比，超級結技術具有不需要過度增加漏極源極間的電阻RDSON，就能獲得較高擊穿電壓(BV)的優勢。對於標準的功率電晶體晶胞來說，擊穿電壓很大程度上取決於晶片的低摻雜的漂流層。因此，漂流層具有較大的厚度和相對較低的摻雜濃度，可以獲得較高的額定電壓。然而這也將大幅提高RDSON電阻的效果。在傳統的功率器件中，電阻RDSON具有以下函數關係：RDSONBV2.5。
與之相比，具有超級結這一結構的器件配置電荷平衡漂流區。則電阻RDSON與擊穿電壓具有理想的函數關係，表示為：RDSONBV。
對於高壓應用來說，必須通過設計和製備具有超級結結構的半導體功率器件，改善器件性能，以降低電阻RDSON，獲得高擊穿電壓。靠近漂流區中通道的區域具有相反的導電類型。漂流區可以相對重摻雜，只要用類似相反導電類型的摻雜物摻雜靠近通道的區域即可。在斷開狀態時，兩個區域的電荷平衡，使漂流區耗盡，可以承受高電壓。這稱為超級結效應。在接通狀態時，由於摻雜濃度較高，因此漂流區具有較低的電阻RDSON。 研究表明1E12/cm2的區域摻雜濃度對於超級結器件的漂流區來說最佳。
然而，傳統的超級結技術用於製備功率器件時，仍然具有技術局限和困難。另外這些器件的結構特點和製備工藝不利於低壓至高壓應用的擴展性。換言之，一些方法用於較高額定電壓的話，成本過高而且/或者過於冗長。而且，在原有技術的器件中，難以製備超級結區域的薄垂直通道。下文將進一步討論，這些通過各種製備方法製成的具有不同結構特點的傳統器件，每種都有局限和困難，阻礙這些器件在市場上的實際應用。
高壓應用的半導體功率器件結構有三種基本類型。 對於未引入電荷平衡功能特點的標準的VDMOS，第一種類型包括利用如第1A圖所示的標準結構製成的器件。基於上述原因，根據這種類型器件的I-V性能測量和類比分析的進一步確認，它沒有增大到超過性能一維理論圖(即Johnson極限)的擊穿電壓。 帶有該結構的器件由於具有很低的漏極漂流區摻雜濃度，通常具有比較高的導通電阻，以滿足高擊穿電壓的要求。如果為了降低器件的導通電阻RDSON，這種類型的器件通常需要具備很大的晶片尺寸。儘管該器件擁有簡便的製備工藝和很低的製造成本等優勢，但是在標準封裝中並不適用於高電流低電阻應用，其主要不足在於：晶片成本價格昂貴(因為每片晶圓上的晶片或晶片過少)，不太可能在標準認可的封裝中容納較大的晶片。
第二種類型的器件包括具有二維電荷平衡的結構，為指定電阻獲得高於Johnson極限的擊穿電壓，或者為指定擊穿電壓獲得低於Johnson極限的比電阻(RDSON*面積產品)。該類型的器件結構通常稱為具有超級結技術的器件。在超級結結構中，電荷平衡沿著與垂直器件的漂流漏極區中電流流動相平行的 方向，根據氧化物旁路器件中配置的PN結或用場板技術，使器件獲得較高的擊穿電壓。第三種類型的器件包括三維電荷平衡，水準和垂直方向上都發生耦合。由於本發明的目的在於改善用超級結技術配置的器件結構和製備工藝，以獲得二維電荷平衡，因此下文將討論帶有超級結器件的局限和困難。
第1B圖表示超級結器件的剖面圖，通過增大漂流區中的漏極摻雜濃度，同時保持特定的擊穿電壓，降低器件的比電阻(Rsp，電阻乘以有源區面積)。通過形成在漏極中的P-型垂直立柱獲得電荷平衡，導致高壓下漏極的橫向完全耗盡，從而在N+襯底處夾斷並保護通道不受高壓漏極影響。譬如歐洲專利0053854(1982)、美國專利號US4754310中的圖13以及美國專利號US5216275提出了這種技術。在上述檔中，垂直超級結是作為N和P型摻雜物的垂直立柱。在垂直DMOS器件中，通過側壁垂直結構，獲得垂直電荷平衡，構成摻雜立柱中的一個，如圖所示。除摻雜立柱之外，可配置了摻雜浮動島，以增大擊穿電壓或降低電阻，如同美國專利號US4134123和美國專利號US6037632所述的那樣。這種超級結器件結構仍然依靠P-區的耗盡保護柵極/通道不受漏極的影響。浮動島的結構受到電荷儲存和開關問題的技術困難等局限。要製備交替導電類型的垂直立柱非常困難，尤其是當立柱很深並且/或者立柱寬度比較小時。對於超級結的這種類型的器件來說，由於方法需要多個步驟，而且部分步驟非常緩慢、產量很低，因此製備方法通常很複雜、昂貴，需要很長的處理時間。
另外，對於垂直超級結器件(VSJD)來說，製備工藝在刻蝕或填充溝槽方面很困難。主要問題包括需要用外延層填充溝槽，在利用外延層填充溝槽時需要避免覆蓋著溝槽側壁的外 延層在於溝槽的中心位置進行合併的交界面處產生空洞。在第1D圖(美國專利號US6608350)中表示材料填滿縫隙時(第1D圖)，當側壁大約呈90°時會產生空洞而導致的縫隙填充困難。另外，電荷平衡和擊穿電壓對於溝槽的側壁角度非常敏感。根據傳統方法的工藝，多個外延及硼元素注入物，造成較寬的P立柱和N立柱，降低器件性能。這些製造工藝也提高了製造成本。基於上述原因，傳統的結構和製備方法受到緩慢、昂貴的製造工藝限制，對於廣泛應用來說並不經濟。
因此，必須在功率半導體設計和製造領域中提出製造功率器件的新型器件結構和製造方法，以解決上述困難和局限。
先行聲明，本申請是於2012年8月26日遞交的美國專利申請號為US13/594,837的待決美國申請案的部分連續申請(CIP)，上述申請案為2011年3月31日遞交的美國專利號US13/065,880的連續申請，現美國專利號為US8263482，是於2008年12月31日遞交的美國專利申請號US12/319,164的分案申請。 特此引用其全文以作參考。
因此，本發明的一個方面在於提出一種新型改良的器件結構和製造方法，在漂流區中製備摻雜立柱，用簡單、方便的處理工藝實現電荷平衡。通過堆疊多個在刻蝕溝槽中作為納米管的外延層，實現簡化工藝，刻蝕溝槽具有較大的開口，約為5至10微米，被3至5微米的立柱包圍。生長不同厚度的外延層，從1微米以下至幾微米，帶有交替的N和P型摻雜物構成納米管，用小於特定填充工藝設置的寬度(多數情況下為1微米或1微米以下)的中心縫隙，填充溝槽。然後，用縫隙填充層填充中心縫 隙，縫隙填充層可以是絕緣的，例如熱生長氧化物、沉積氧化物、沉積電介質材料或本征生長或沉積矽(最好在沉積的矽之上再生長矽)。縫隙填充電介質層可以具有極其輕摻雜或未摻雜的電介質層。作為示例，縫隙填充的摻雜濃度等於或小於鄰近納米管摻雜濃度的10%。剩餘縫隙作為納米管填充，但是很難準確地製備，並且可能無法實現電荷平衡。因此，必須配置一種更加靈活的縫隙填充。簡化製備工藝，利用標準的工藝模組和設備，即可方便地進行大多數標準製備工藝。從而解決上述技術困難與局限。
確切地說，本發明的一個方面在於提出了一種新型的改良的器件結構和製造方法，在幾乎垂直的溝槽中製備多個交替導電類型的納米管，在溝槽刻蝕和外延填充之前先用原始的外延層摻雜。並調節納米管和立柱的摻雜濃度，以此來實現電荷平衡。而多個納米管具有2E12/cm2(可以看作兩半，每半為1E12/cm2)/納米管的區域摻雜濃度，以優化電荷平衡。多個納米管作為社區域中的通道(N-型摻雜納米管作為N-型器件的導電通道)，以形成低Rdson的半導體功率器件。
本發明的另一方面在於提出了一種新型改良的器件結構和製造方法，在垂直的溝槽中製備多個交替導電類型的納米管，納米管厚度約為1微米以下至幾微米。作為示例，每個溝槽都可以容納5至20個導電通道(納米管)。與一個導電通道超級結功率器件的傳統結構相比，本發明的納米管結構的電阻可以比傳統的超級結器件的電阻降低5至10倍。
本發明的另一方面在於提出了一種新型改良的器件結構和製造方法，通過刻蝕帶有相當大的傾斜角(傾斜角根據垂直線確定)側壁的溝槽，在垂直的溝槽中製備多個交替導電類型的納米管。矽溝槽常用的傾斜角約為1°(如果相對於溝槽底部平 面測量，角度則應當為89°)。作為示例，傾斜角可以為5°至1°，不會明顯降低功率半導體器件的性能。
可以從溝槽底部開始向表面增大溝槽的寬度；可以有多個溝槽寬度(溝槽階梯寬度變化約為0.5至2微米)，因此可以配置不同寬度的立柱，使填充更加簡便。
由於利用極其輕摻雜的起始材料可以靈活調節電荷平衡，因此可以使用很大的傾斜角，刻蝕大溝槽，形成立柱，並且調節納米管的摻雜濃度，無需嚴格要求溝槽側壁的角度。由於立柱為輕摻雜，只對電荷平衡產生很小的影響，因此立柱的不同寬度將不會顯著影響電荷平衡。而且由於管在生長，無論傾斜角如何變化，每個納米管的厚度都保持一致。因此，可以實現一種更加方便、經濟的製備工藝。
本發明的另一方面在於提出了一種新型改良的器件結構和製造方法，在垂直的溝槽中製備多個交替導電類型的納米管，作為導電通道獲得電荷平衡。可以配置上述基本超級結結構，以製備多種不同類型的垂直器件，包括但不限於MOSFET、雙極結型電晶體(BJT)、二極體、結型場效應電晶體(JFET)、絕緣柵雙極電晶體(IGBT)等器件。
本發明的較佳實施例中主要提出了一種半導體功率器件，沉積在含有多個溝槽的半導體襯底中。每個溝槽都用多個交替導電類型的外延層填充，構成用作導電通道的納米管，從而堆疊成是沿側壁方向延伸的層，絕緣層填充每個溝槽中的合併縫隙。在一個典型實施例中，納米管之間的多個溝槽合併縫隙基本沉積在溝槽中心處，溝槽中心被立柱隔開，每個立柱的寬度約為溝槽寬度的一半至1/3。
在另一個典型實施例中，多個溝槽中的每個溝槽都具有10微米左右的寬度，通過立柱與周圍的溝槽隔開，周圍溝槽的寬度約為3至5微米。在另一個典型實施例中，多個溝槽中的每個溝槽都具有10微米左右的寬度，並用交替導電類型的外延層填充，構成納米管，納米管的層厚約為0.2至2微米。在一個典型實施例中，半導體立柱區的深度範圍為10至120微米，多個溝槽中每個溝槽的深度約為5至120微米。作為示例，可以利用10微米深度承載100V的器件，而且120微米的深度可用於承載1200V的器件。
在一個典型實施例中，半導體襯底包括N+襯底，納米管下方的底部區域和立柱構成N+納米管合併區，和納米管的底部合併在一起，並且將它們連接到底部襯底區。作為示例，該納米管合併區可以是N+底部擴散區，通過來自底部襯底區的擴散形成，或者可以通過頂部注入(在納米管生長的中間過程)，或者在背部研磨後進行背部注入，下文將作介紹。從而在P和N型納米管各自位於溝槽底部的底部區域形成與底部襯底相同導電類型的擴散底區，和在相鄰溝槽間的立柱的底部區域形成與底部襯底相同導電類型的擴散立柱區。在另一個可選但非限制性的實施例中，具有側壁的多個溝槽所帶有的傾斜角與半導體襯底的頂面或襯底所在的平面呈直角。在另一個典型實施例中，半導體襯底包括N+襯底，P-型外延層位於N+襯底上，以打開多個溝槽。
本發明還提出了一種半導體功率器件的製備方法，在帶有輕摻雜的厚N-或P-外延層的N++半導體襯底上。該方法包括在輕摻雜立柱之間打開多個深溝槽，用交替N和P摻雜的多個外延層充分填充該深溝槽，用頂部外延層來充滿並覆蓋半導體襯底的頂面。用非常輕濃度摻雜的矽材料層或者是熱生長氧化物或 沉積的電介質層，完全填充剩餘縫隙。該方法包括利用CMP(化學機械拋光)方法，向下除去外延層，直到最初的立柱表面。CMP之後，通過注入或外延生長，製成厚度為1-2微米的N層。
本發明還提出了一種在輕摻雜單晶襯底(不帶初始外延層)上製備半導體功率器件的可選方法。如上所述，溝槽和納米管是形成在單晶襯底上，然而襯底背部接地至納米管，並在背部注入或生長一個重摻雜的底部襯底。
依據本發明的另一方面，半導體功率器件中的端接結構包括多個端接組，形成在第一導電類型的輕摻雜外延層中，第一導電類型的輕摻雜外延層位於第二導電類型的重摻雜半導體襯底上方，其中每個端接組都包括一個形成在第一導電類型輕摻雜外延層中的溝槽，其中溝槽的所有側壁都被交替導電類型的多個外延層覆蓋，多個外延層沉積在溝槽的兩個對邊上，與中心縫隙填充層基本對稱，中心縫隙填充層沉積在兩個最深處的外延層之間，外延層的最深處導電類型與第一導電類型一致。
在一個可選實施例中，提供了一種設置在半導體晶片上的端接結構，所述端接結構包圍著半導體功率器件的有源器件區，包括：多個形成在第一導電類型的輕摻雜外延層中的端接組，在第二導電類型的重摻雜半導體襯底上方，其中每個端接組都包括一個形成在第一導電類型的輕摻雜外延層中的溝槽，其中溝槽側壁被多個交替導電類型的外延層覆蓋，多個外延層設置在溝槽對邊，並相對於設置在兩個最深處導電類型的最裏面的外延層之間的中間縫隙填充層基本對稱。可以理解為，對邊中一個邊或側壁上附著的多個交替導電類型的第一組外延層與另一個邊或側壁上附著的多個交替導電類型的第二組外延層以該填充層為對稱點呈現為相互對稱的方式設置，並且該第一組外延層中的最靠 近溝槽中心位置也即最裏面的一個外延層和第二組外延層中的最靠近溝槽中心位置也即最裏面的一個外延層之間設有一個中間縫隙，填充層位於該中間縫隙之中。這裏的用語重摻雜還可以用第一摻雜程度替代，輕摻雜還可以用第二摻雜程度替代，其中第一摻雜程度的濃度範圍大於第二摻雜程度的濃度範圍。
上述的端接結構，還包括多個形成在氧化物絕緣層上的場板，氧化物絕緣層在多個端接組上方，其中每個場板都電連接到形成在每個端接組頂部相應的重摻雜區(該重摻雜區也可以稱作頂部摻雜區)。
上述的端接結構，還包括一個邊緣結構，其中邊緣結構包括第二導電類型的重摻雜半導體襯底，承載第一導電類型的輕摻雜外延層；一個或多個第一導電類型的重摻雜邊緣區，形成在第一導電類型的輕摻雜外延層頂部；以及一個或多個邊緣場板，形成在輕摻雜外延層上方的第二氧化物絕緣層上，其中一個或多個邊緣場板分別電連接到一個或多個第一導電類型的重摻雜邊緣區。
上述的端接結構，其中第一導電類型為P-型，第二導電類型為N-型，最深處導電類型為P-型。
上述的端接結構，其中沿每個溝槽側壁的兩個最外面的外延層都是第一導電類型。
上述的端接結構，交替導電類型的多個外延層的摻雜濃度大於第一導電類型的輕摻雜外延層的摻雜濃度。
上述的端接結構，還包括一個第一導電類型的外延層區，設置在端接組和有源器件區之間，設置在端接組和有源器件區之間的外延層區域的寬度遠大於每個端接組的寬度。
上述的端接結構，還包括一個設置在外延層區域上方的場板，設置在端接組和有源器件區之間。可選的，該場板位於端接組和有源器件區之間的外延層區域上方的絕緣層上。
上述的端接結構，其中端接組延伸到半導體晶片的邊緣。
在一個可選實施例中，提供了一種半導體功率器件，包括多個有源器件，多個有源器件包括：一個第一導電類型的輕摻雜外延層，在第二導電類型的重摻雜半導體襯底上方；多個形成在輕摻雜外延層中的有源溝槽；其中每個有源溝槽都被多個設置在對邊的交替導電類型的第一外延層覆蓋，並且對邊上的第一外延層相對於設置在兩個第一最深處導電類型的第一最裏面的外延層之間的第一中心縫隙填充層基本對稱。可理解為，溝槽的一個對邊上附著的第一組交替導電類型的第一外延層與溝槽的相對的另一個對邊上附著的第二組交替導電類型的第一外延層以填充層為對稱點而彼此對稱。
半導體功率器件還包括一個包圍著多個有源器件的端接結構，該端接結構包括：多個形成在第一導電類型的輕摻雜外延層中的端接組，在第二導電類型的重摻雜半導體襯底上方，每個端接組都包括一個形成在第一導電類型的輕摻雜外延層中的端接溝槽，並且其中端接溝槽的側壁都被多個設置在對邊的交替導電類型的第二外延層覆蓋，並且與設置在兩個第二最深處導電類型的第二最裏面的外延層之間的第二中心縫隙填充層基本對稱。可理解為，溝槽的一個邊或側壁上附著的第一組交替導電類型的第二外延層與溝槽的相對的另一個邊或側壁上附著的第二組交替導電類型的第二外延層以填充層為對稱點而彼此對稱。
上述半導體功率器件，還包括：多個形成在氧化物絕緣層上的場板，氧化物絕緣層在多個端接組上方，其中每個場板都電連接到形成在每個端接組頂部的第一導電類型相應的重摻雜區。
上述半導體功率器件，還包括：其中端接結構還包括一個邊緣結構，其中邊緣結構包括第二導電類型的重摻雜半導體襯底，承載第一導電類型的輕摻雜外延層；一個或多個第一導電類型的重摻雜邊緣區，形成在第一導電類型的輕摻雜外延層頂部；以及一個或多個邊緣場板，形成在輕摻雜外延層上方的第二氧化物絕緣層上，其中一個或多個邊緣場板都分別電連接到一個或多個第一導電類型的重摻雜邊緣區。
上述半導體功率器件，其中第一導電類型為P-型，第二導電類型為N-型。
上述半導體功率器件，沿每個溝槽側壁的兩個最外面的外延層為第一導電類型。
上述半導體功率器件，多個交替導電類型的第二外延層的摻雜濃度大於第一導電類型的輕摻雜外延層的摻雜濃度。
上述半導體功率器件，多個有源器件和多個端接組是在同一個步驟中同時製成的。
上述半導體功率器件，包括一個第一導電類型的外延層區域，設置在有源器件的端接組之間，設置在端接組和有源器件區之間的外延層的區域寬度遠大於每個端接組的寬度。
上述半導體功率器件，其中第一導電類型為P-型，第二導電類型為N-型。
上述半導體功率器件，其中還包括一個設置在外延層區域上方的場板，設置在端接組和有源器件之間。
在一個實施例中，提供了一種位於半導體晶片上的半導體功率器件的端接結構的製備方法，包括以下步驟：製備一個第一導電類型的輕摻雜外延層，在第二導電類型的重摻雜半導體襯底上方；沿第一導電類型的輕摻雜外延層中的半導體晶片的邊緣，製備多個深溝槽(或直接製備多個溝槽)；用多個交替導電類型的外延層填充深溝槽(或填充溝槽)，以製備多個端接組，其中每個深溝槽(或溝槽)的側壁都用沉積在對邊上的交替導電類型的外延層覆蓋，並且對邊上的外延層相對於最深處導電類型的兩個最裏面外延層之間的中心縫隙填充層基本對稱。
上述的方法，還包括：在半導體晶片的中心部分，製備多個有源器件區，其中在多個深溝槽(或溝槽)和有源器件區之間的第一導電類型外延層的區域寬度遠大於深溝槽(或大於溝槽)的寬度。
上述的方法，其中深溝槽(或該溝槽)穿過外延層，延伸到半導體襯底層的頂部。
閱讀較佳實施例的以下說明並參照各種附圖，本發明的這些特點和優勢對於本領域的技術人員來說，無疑將顯而易見。
100‧‧‧二極體器件
101‧‧‧單位晶胞(Unit Cell)
105’‧‧‧P+型襯底
105-B‧‧‧N+區
105-B’‧‧‧N-型緩衝層
105-C‧‧‧N+圓柱擴散區
105-C’‧‧‧立柱緩衝層
105‧‧‧底部襯底
110’‧‧‧N-型立柱
110‧‧‧P-型立柱
111‧‧‧平面
115’‧‧‧中心納米管
115-N‧‧‧N-型立柱
115-P‧‧‧P立柱
120‧‧‧縫隙填充物
130’‧‧‧頂部表面層
130‧‧‧P+區
130P‧‧‧注入頂層
131‧‧‧肖特基金屬
150’‧‧‧晶矽柵極
150”‧‧‧柵極墊
150‧‧‧晶矽柵極
151‧‧‧P型柵極區
152‧‧‧N+源極接觸區
153‧‧‧N-區
155‧‧‧柵極氧化層
160‧‧‧P-本體區
161‧‧‧N+發射極區
162‧‧‧P-型基極區
165‧‧‧氧化層
170‧‧‧N+源極區
180‧‧‧P+本體接觸區
181‧‧‧歐姆接觸區
191‧‧‧柵極溝槽
192‧‧‧N+發射極/源極區
193‧‧‧P-本體區
194‧‧‧P+本體接頭
195‧‧‧柵極氧化物
197‧‧‧P型外延區
198‧‧‧端接組
205-B‧‧‧N+擴散底區
205-C‧‧‧N擴散立柱區
205‧‧‧N+襯底
210-P‧‧‧P-立柱
210‧‧‧P-型外延層
212-1、212-2‧‧‧溝槽
215-N‧‧‧N-外延層
215-P‧‧‧P外延層
220‧‧‧縫隙填充物
250‧‧‧N+區
251‧‧‧N+注入離子
300‧‧‧半導體功率器件
301’‧‧‧單位晶胞
301‧‧‧單位晶胞
302‧‧‧鈍化層
305’‧‧‧N-型矽襯底
305-B‧‧‧N+區
305-C‧‧‧N+立柱擴散層
305‧‧‧N++襯底
306‧‧‧N-區
308’‧‧‧中間縫隙
308‧‧‧溝槽
310‧‧‧N-型立柱
315-N‧‧‧N-外延層
315-P‧‧‧P-型薄外延層
320‧‧‧縫隙填充層
330‧‧‧氧化物絕緣層
340‧‧‧P+區
341‧‧‧源極區
342‧‧‧溝槽柵極
343‧‧‧本體區
345’‧‧‧場板
345‧‧‧多晶矽場板
346‧‧‧場板
346’‧‧‧製備場板
350-1‧‧‧源極金屬
350-G‧‧‧柵極金屬
350-I‧‧‧金屬層
350‧‧‧浮動金屬
355‧‧‧有柵極氧化層
360‧‧‧P-本體區
361‧‧‧矽島環
362‧‧‧電介質材料
363‧‧‧浮動P-區
364‧‧‧頂面電介質層
365’‧‧‧重摻雜P區
366‧‧‧浮動電容器
370’‧‧‧N+通道終點
370‧‧‧N+源極區
380‧‧‧P+本體接觸區
390‧‧‧有源區
397’‧‧‧最終的端接結構
397‧‧‧端接結構
398‧‧‧環
399、399’、399”、399’”、399””‧‧‧端接區
401‧‧‧納米管單位晶胞
410‧‧‧立柱區
415-N‧‧‧N型立柱
415-P‧‧‧P型立柱
420‧‧‧縫隙填充物
490‧‧‧有源區
491‧‧‧晶片邊緣
498‧‧‧端接環
499‧‧‧端接區
820‧‧‧縫隙填充層
第1A-1D圖是傳統的垂直功率器件結構的剖面圖。
第2圖是在本發明的一個可選實施例中，帶有溝槽中納米管
的超級結結構的高壓功率器件的剖面圖。
第2-1圖是第2圖的帶有多個單位晶胞101的器件剖面圖，
重複展現於整個半導體晶片。
第2-2圖是不帶P-注入頂層130的第2圖所示的單位晶胞101的透視圖。
第2A圖是不帶P-注入頂層130、帶N-型立柱110’的類似於單位晶胞101的透視圖。
第2A-1圖是第2A圖所示器件的剖面圖，用於表示導電類型和摻雜濃度。
第2A-2圖是帶有中心納米管而不是絕緣縫隙填充的本發明可選實施例的剖面圖。
第2B圖是類似於第2A圖的器件透視圖，帶有N+型表面層電連接到所有的N-型立柱。
第2C圖是帶有平面多晶矽柵極的垂直平面MOSFET透視圖，平面多晶矽柵極墊有柵極氧化層，沿P和N型立柱呈90°方向延伸。
第2D圖是除了N-型表面層電連接到所有的N-型立柱115-N之外，其他都與第2C圖類似的另一個典型實施例。
第2E圖是還包括一個沉積在頂面上的肖特基金屬的另一個典型實施例，用於連接所有的N-立柱115-N，構成肖特基二極體。
第2E-1圖是除了除去肖特基金屬以顯示下方結構外，其他都與第2E圖相同的實施例。
第2E-2圖是除了第2E-2圖中的漂流層120由氧化物而不是低濃度摻雜(本征)矽製成之外，其他都與第2E-1圖相同。
第2F圖是本發明的另一個實施例，其中器件具有P+型襯底105’，在P立柱115-P和N立柱115-N和N-型立柱110’下方具有N-型底部緩衝層105-B’和立柱緩衝層105-C’，以構成IGBT器件。
第2F-1圖是與第2F圖類似的IGBT器件，但是其中帶有溝槽柵極。
第2G圖是一個類似於出現在第2A圖的平面111上那樣的結型場效應電晶體(JFET)，其中器件還包括P型柵極區、N+源極接觸區以及N-區來形成JFET器件。
第2H圖是雙極結型電晶體(BJT)，其中器件還包括一個N+發射區和一個P-型基極區，構成BJT器件，襯底作為集電極。
第2I圖是另一個典型實施例，其中器件還包括一個帶有溝槽多晶矽柵極的溝槽MOSFET，墊有柵極氧化層，沿P和N型立柱呈90°方向延伸。
第2J圖是類似於第2I圖的另一個典型實施例，其中柵極墊是形成在場氧化層上方。
第3A-3J圖是本發明處理工藝的剖面圖和俯視圖，用於製備帶有超級結結構的第2圖所示的高壓功率器件。
第4圖是具有電荷平衡的交替N和P納米管的單位晶胞301的一種可選結構透視圖，N和P納米管被中心處具有絕緣縫隙填充層的N-立柱包圍，位於N++襯底上。
第4A圖是利用第4圖所示納米管單位晶胞301結構的半導體功率器件300的一部分有源區390的透視圖。
第4A-1圖是本發明所述的半導體器件300佈局的俯視圖。
第4B是如第4圖所示，帶有垂直納米管的半導體功率器件300的端接區閉合剖面圖。
第5圖是配有第4-4B圖所示的納米管結構的半導體功率器件整個端接區399的剖面圖。
第6圖是在最終的端接結構中帶有可選場板設計，類似於第5圖所示端接區的剖面圖。
第6A圖是一種可選端接區399”結構的剖面圖。
第6B圖是一種可選端接區399’”結構的剖面圖。
第6C圖是一種可選端接區399””結構的剖面圖。
第7A-7E圖是用於製備本發明所述的半導體功率器件的可選製備工藝的剖面圖。
第8A-8G圖是在分析填充工藝中，用於解決形成空洞這一難題的處理工藝的剖面圖。
第9A圖是封閉式晶胞結構的俯視圖，包括有源區中的多個納米管單位晶胞，設置在半導體襯底中間部分。
第9B-1圖是半導體器件的端接區的第一端接環的俯視圖。
第9B圖是單位晶胞的可選、交錯的矩形俯視圖。
第9C圖是單位晶胞的可選、六角形俯視圖。
參見第2圖，展示了垂直納米管高壓(Vertical nano-tube High voltage，簡稱HV)二極體器件100的單位晶胞(Unit Cell)101的剖面圖，用於闡釋包括本發明所述的新型結構和製備特點的新概念。HV二極體器件100位於重摻雜N型底部襯底105(例如N+紅磷襯底)上，底部襯底105位於N+納米管合併區105-B下方，該合併區105-B可以是擴散底區105-B，及N+圓柱擴散區105-C也可以通過擴散工藝形成，下文將詳細介紹。HV器件還包括多個N-型納米管和P-型納米管，作為N-型薄外延層115-N和P-型薄外延層115-P。這些納米管作為交替的N-外延層115-N和P-外延層115-P，位於兩個P-型立柱110之間， 作為垂直納米管，從P-注入頂層130延伸到底部N+區105-B。 HV納米管二極體器件100還包括一個縫隙填充物120－－一個極其輕摻雜濃度的矽或氧化物(或其他電介質)區－－它大體位於每個單位晶胞101的中心，即納米管中心。納米管形成在半導體襯底頂部。半導體襯底還包括一個輕摻雜外延層，由立柱110構成。還可選擇，立柱110由輕摻雜的單晶襯底構成，不帶初始外延層，下文將詳細介紹。
在一個典型的作為示範性但不構成任何特定限制的實施例中，每個N-型納米管都可以具有0.25微米的寬度，其區域摻雜濃度約為2E12/cm2(對於8E16/cm3的每體積濃度來說)，大多數的P-型納米管寬度約為0.5微米，其區域摻雜濃度約為2E12/cm2。然而，最靠近縫隙填充物120的P-型納米管的區域摻雜濃度約為1E12/cm2。最靠近P-型立柱110的P-型納米管的寬度約為0.5微米，區域摻雜濃度約為8.5E11/cm2。周圍的P-型立柱110的寬度大約為1.5微米，其區域摻雜濃度約為1.5E11/cm2(每體積濃度在2E14/cm3至1E15/cm3之間)。在這種情況下，P-型立柱110和最靠近P-型立柱110的P-型納米管的總的區域濃度約為1E12/cm2。每個P-型納米管和N-型納米管的區域摻雜濃度可以是2E12/cm2，可以看作兩個相鄰的部分構成，每一半的區域摻雜濃度為1E12/cm2，將帶有互補相反電荷和相同電荷的兩個相鄰的納米管組合成電荷平衡的納米管。利用上述典型的摻雜濃度，相反導電類型的納米管為相互電荷平衡的，並且與P-型立柱110電荷平衡，實現超級結效應。第2圖中只表示一個單獨的單位晶胞101。第2-1圖表示多個單位晶胞101在整個半導體晶片上重複出現的HV二極體器件100的剖面圖。因此，利用這兩個相互靠近的單位晶胞101，相鄰的P-型立柱110結合起來，總寬度約為3 微米，結合後的每一半立柱結構在1.5微米上的區域摻雜濃度仍然是1.5E11/cm2，因此P-型立柱的每體積摻雜濃度約為1E15/cm3。作為示例，立柱的寬度約為1/4溝槽寬度的一半。圖2-2表示單位晶胞101的透視圖，不帶P-注入頂層130。第2A圖表示單位晶胞101的透視圖，不帶P-注入頂層130，帶有N-型立柱110’。
如第2圖所示的高壓(HV)納米管二極體器件100可以通過多個納米管N-通道和P-通道製成，以降低電阻，獲得很低的漏源電阻(Rds)。例如，帶有N-型納米管的器件寬度為0.25微米，總區域摻雜濃度為1E12/cm2，它的電阻與通道寬度為5微米、區域摻雜濃度為1E12/cm2的器件的Rds一樣。傳統的超級結器件的漏源電阻約為25-30毫歐-cm2，上述配有10個納米管的器件對於600V BV來說，預計Rds為2-4毫歐-cm2。
如第2圖所示的垂直結這一結構可以用於製備諸多不同類型的器件，例如MOSFET電晶體、雙極結型電晶體(BJT)、二極體、結型場效應電晶體(JFET)以及絕緣柵雙極電晶體(IGBT)等。納米管可以由薄外延層構成，作為示範但不限制於如包括厚度約為0.5微米的P-層，用0.6-0.8E12cm-2摻雜，形成在厚度為0.25至0.5微米的N-層附近，N-層則最好用1.6-2E12cm-2範圍內的砷或銻摻雜。然後形成0.5至1微米寬度範圍內的P-型立柱，用1.6E12至2E12/cm2的範圍摻雜。這些薄N-型和P-型立柱分別形成在溝槽中，直到這些層與溝槽的中心部分合併為止。然後，形成電介質或極其輕摻雜濃度的矽的縫隙填充層120，來填充合併該納米管立柱之間的縫隙。如上所述，縫隙填充層可以生長氧化物、沉積的電介質材料或本征矽。
如第2-1圖所述的垂直超級結結構，利用以下工藝製成，通過2至5微米寬的P-型立柱/立柱結構製成，並且在N++襯底上進行0.1-0.2E12cm-2範圍內的輕摻雜。代替使用P-型立柱/立柱，這些立柱可以為N-型，在N++襯底上使用輕摻雜(2E14-1E15cm-3)的N-外延作為初始材料。第2A圖表示納米管的一種可選結構，N-型立柱110’形成在溝槽之間。與第2圖相比，立柱和納米管的導電類型可以互換，但是襯底105仍然為N-型，就像N-型擴散底部和立柱區105-B和105-C一樣。摻雜濃度表示在第2A-1圖中，仍然處於電荷平衡。立柱和N-型、P-型納米管的導電類型、厚度、數量和排布都可以重新配置，只要仍然處於電荷平衡。
第2A-2圖表示本發明的一個可選實施例的高壓(HV)納米管二極體器件100’，類似於第2A-1圖所示，但是溝槽的中心用中心納米管115’摻雜填充，而不是絕緣縫隙填充物。例如一個溝槽的一對側壁中的一個側壁上附著第一組P和N型交替設置的外延層，該一對側壁中相對的另一個側壁上附著另一個第二組P和N型交替設置的外延層，那麼分別附著於兩個側壁上的第一、第二組P和N型交替設置的外延層之間可以預留一個大體位於溝槽中心位置處的縫隙，中心納米管115’填充於該縫隙之中。可以外延生長N型外延材料的該中心納米管115，以完全填充周圍納米管之間的剩餘縫隙。在本例中，中心納米管115’的厚度約為1微米，區域摻雜濃度約為2E12/cm2，獲得與周圍納米管的電荷平衡。由於公差、電荷平衡和縫隙填充等問題，本實施例可能實現起來略微困難。
在整個器件的頂面或表面上可以形成各種不同結構，與P和N型立柱呈90°，下文將詳細介紹；這些結果的橫截 面如第2A圖中的平面111所示，這將在以下實施例中說明。在第2B圖所示的一個典型實施例中，N+型表面層130’電連接到所有的N-型立柱。頂部表面層130’可以通過摻雜物注入或生長形成。在另一個典型實施例中，器件還包括一個由平面多晶矽柵極150構成的垂直平面MOSFET，柵極墊有柵極氧化層155，沿著與P和N型立柱呈90°的方向延伸，其意思可理解為沿著與立柱所在平面相垂直的方向延伸。P-本體區160包圍N+源極區170，P-本體區160中的P+本體接觸區180形成在源極區170之間的頂面附近，如第2C圖所示。N+襯底105用作MOSFET的漏極。第2C圖所示的MOSFET結構疊加在第2A圖所示的平面111上。第2D圖表示除了N-型表面層130’電連接到所有的N-型立柱115-N之外，其他都與第2C圖類似的另一個典型實施例。將n-型立柱115-N與N-型表面層130’短接，有助於降低Rds和擴散電阻。與第2C圖類似，第2D圖所示器件也包括一個垂直平面MOSFET，沿著與P和N型立柱呈90°的方向形成，所有的P立柱115-P都電連接到P-本體區160。N-型納米管115-N和N-型立柱110’連接到N-型表面層130’，並且作為超級結漂流區。第2E圖表示另一個典型實施例，還包括一個肖特基金屬131沉積在納米管和立柱的頂面上，用於連接所有的N-立柱115-N。可以選擇包含P+摻雜的歐姆接觸區181，以便在P立柱115-P和肖特基金屬131之間提供歐姆接觸，例如形成在納米管和立柱頂部的歐姆接觸區181可沿著與外延層115-P或115-N所在平面相垂直的方向延伸。第2E-1圖表示除了除去肖特基金屬131以顯示下方結構之外，其他都與第2E圖所示相同的實施例。除了第2E-2圖中的縫隙填充物120由錫氧化物構成，而不是輕摻雜(或本征)矽材質構成之外，第2E-2圖其他地方都與第2E-1圖相同。第2F 圖表示本發明所述的另一個實施例，其中器件還具有P+型襯底105’，在P立柱115-P和N立柱115-N以及N-型立柱110’下方帶有N-型緩衝層105-B’和105-C’，以構成IGBT器件。IGBT器件還包括平面柵極191、N+發射極/源極區192、P-本體區193、P+本體接頭194以及柵極下方的柵極氧化物195。P+襯底105’作為集電極。第2F-1圖表示另一種類似的IGBT器件，但是歸為溝槽型的器件，是帶有柵極溝槽191’，而不是平面柵極。第2G-2H圖表示其他的附加實施例，其中各種器件結構沿著與P和N型立柱115-P和115-N呈90°的方向形成在第2A圖所示平面111上。 第2G圖表示一個就像第2A圖所示平面111上將出現的結型場效應電晶體(JFET)，其中器件還包括P型柵極區151、N+源極接觸區152、N-區153，形成JFET器件。N+襯底105作為漏極。第2H圖表示雙極結型電晶體(BJT)，其中器件還包括一個N+發射極區161和P-型基極區162，構成BJT器件。N+襯底105作為集電極。
第2I圖表示另一個典型實施例，其中器件還包括一個由溝槽多晶矽柵極150’構成的溝槽MOSFET，柵極墊有柵極氧化層155，沿著與P和N型立柱呈90°的方向延伸，即多晶矽柵極150’沿著與納米管的P和N立柱所在平面相垂直的方向延伸。P-本體區160包圍N+源極區170，P-本體區160內的P+本體接觸區180形成在源極區170之間的頂面附近。N+襯底105作為漏極。圖2J表示類似於圖2I的另一個典型實施例，其中柵極墊150”的起始形成在場氧化層165上方。與圖2I類似，器件還包括一個溝槽MOSFET，沿著與P和N型立柱呈90°的方向形成，所有的P立柱都電連接到P-本體區160。
參見第3A至3E圖的一系列側剖面圖，表示如第2圖所示配有納米管的半導體功率器件的製備工藝。第3A圖表示初始的N+紅磷矽襯底205，即重N+摻雜的矽襯底，承載P-型外延層210，P-型外延層210和襯底205可以統稱為一個襯底或晶圓。P-型外延層210的厚度例如約為40微米，P-摻雜濃度約為1e15/cm3。在圖3B-1和3B-2中，進行刻蝕工藝，在外延層210和底部襯底205中打開溝槽212-1和212-2，它們可以向下延伸至貫穿外延層到達底部襯底205內。溝槽寬度約為10微米，相鄰溝槽之間預留的P-立柱210-P的立柱寬度約為3微米(作為示例，立柱寬度從2至5微米不等)。由於側壁和立柱210-P的傾斜角將不會對電荷平衡性能造成顯著影響，因此溝槽212-1和212-2的側壁具有很小的傾斜角β，例如85-88°(如果從相對垂直軸測量，傾斜角為2-5°)，而不是接近垂直的立柱，例如約為89-90°的立柱。
在第3C圖中，生長N外延層215-N和P外延層215-P的交替薄層，覆蓋溝槽側壁和外延層210位於溝槽212-1和212-2周圍的頂面區域。生長完P-外延層215-P和相鄰於P-外延層215-P的N-外延層215-N之後，在溝槽中心部分附近留下一個小縫。用熱生長或沉積絕緣的縫隙填充物220填充這個很小的中心縫隙。 在第3D圖中，在P-立柱210-P的頂面和溝槽的頂面，進行化學機械拋光(CMP)工藝。在第3E圖中，利用高溫從N+襯底205開始擴散重摻雜的N-摻雜離子，進行N-擴散工藝，在本例中，在內部覆蓋有外延層的溝槽的底部大約擴散5微米，並且還擴散到P立柱210-P的底部，則N-摻雜離子擴散進入外延層215-P、215-N位於溝槽底部的區域和進入立柱210-P底部以分別形成N+擴散底區205-B和N+擴散立柱區205-C。該擴散過程可以將N和P外延層215-N、215-P的剩餘部分改造成垂直納米管。如果正確 選擇這些N和P外延層215-N、215-P以及立柱210-P的電荷濃度，如第2圖所示，那麼最終將會獲得電荷平衡，這些垂直納米管可用于超級結應用。如第3E圖所示的擴散工藝的縱橫比較第2圖更容易實現。
還可以利用P型摻雜物注入，在襯底頂面上形成一個頂部P+區130，以構成高壓垂直二極體，如第2圖所示類似。
從第3F圖開始，表示一種有助於擴散工藝的可選方法，使用的是與第3A和3B-1圖相同的第一步驟。然而，如第3F圖所示，製成多個N和P外延層215-N和215-P之後，外延生長過程中止，溝槽中心處會留有一個縫隙或缺口，並通過進行垂直(各向異性)N+注入251，從而在裸露的外延層215-N和215-P中形成N+區250，例如縫隙底部的外延層215-N和215-P區域中摻雜了N+注入離子251，外延層215-N和215-P的頂部區域也摻雜了N+注入離子251，如第3G圖所示。還可以選擇首先在外延層215-N和215-P最外一層的裸露表面上生長氧化層(圖中沒有表示出)，以便在注入過程中保護側壁，注入之後再除去氧化層。 在第3H圖中，在溝槽的縫隙中繼續生長剩餘的N和P型外延層215-N和215-P和照例沿中間預留的縫隙生長填充物220。利用CMP工藝處理除去多餘的頂部材料，如外延層215-N和215-P的頂部區域，如第3I圖所示。在第3J圖所示的擴散過程中，N+區250有助於形成N+擴散底區205-B和N+擴散立柱區205-C。
第4圖表示單位晶胞301的可選結構，單位晶胞301具有電荷平衡的交替N和P納米管315-N和315-P，由N-立柱310包圍，在中心處具有電介質縫隙填充層320，位於N++襯底305上。在襯底305上方，還有一個N+擴散底區305-B和N+擴散立柱區305-C。這種簡化的納米管結構比上述結構更加易於製備。 作為示例，N和P納米管315-N和315-P以及N-立柱310的寬度和摻雜濃度顯示在第4圖中。對於第4圖所示的實施例以及第2至3圖所示的實施例來說，納米管和立柱是電荷平衡的。第4A圖表示半導體功率器件300的有源區390，使用的是第4圖所示的納米管單位晶胞301結構。在本例中，功率器件300為溝槽MOSFET(與第2I圖所示的類似)。溝槽MOSFET具有溝槽多晶矽柵極350，柵極墊有柵極氧化層355，其沿著與P和N型立柱315-P和315-N呈90°的方向延伸，P-本體區360包圍著N+源極區370，P-本體區360中的P+本體接觸區380形成在源極區370之間的頂面附近。N+襯底305作為漏極。
參見第4A-1圖至第6圖，半導體功率器件300的端接區399的結構具體配置在本實施例中，作為MOSFET。第4A-1圖表示半導體器件300佈局的俯視圖。有源區390佔據了功率器件300的中心部分。源極金屬350-1和柵極金屬350-G的一部分在有源區390內，分別構成源極墊和柵極墊。功率器件300的其他部分被鈍化層302覆蓋。晶片上有源區以外的區域為端接區399。端接區399在有源區周圍構成一個環，靠近功率器件300的邊緣。漏極在底邊上，因此從該頂部示意圖中沒有顯示。
第4B圖表示第4A-1圖所示的半導體功率器件300的端接區399的閉合剖面圖，配有上述第4至4A圖所示的垂直納米管結構，以獲得半導體功率器件300的高擊穿電壓。納米管可仍然處於電荷平衡，以實現高擊穿電壓。為了簡化，第4B圖沒有表示出鈍化層。第4B圖表示端接區開端的剖面圖。半導體功率器件300位於重摻雜N型襯底上，重摻雜N型襯底表示為紅磷襯底N++層305。納米管結構的底部還包括N+擴散層305-B和N-立柱310的底部，具有N+立柱擴散層305-C，通過上述N++ 紅磷襯底305的擴散工藝製成。半導體功率器件還包括多個N-型薄外延層315-N和P-型薄外延層315-P。這些納米管具有的交替的N-外延層315-N，和形成在N-型立柱310之間的P-外延層315-P，作為垂直納米管，它們從被氧化物絕緣層330所覆蓋住的襯底的頂面開始，向下延伸到底部N+區305-B和N+襯底305。 納米管結構還包括一個中心縫隙填充物(輕摻雜矽或電介質材料)320，大體形成在N-型和P-型納米管315-N和315-P之間的中心處。半導體功率器件300還包括P-本體區340，形成在納米管結構的頂部。半導體功率器件300還包括多個多晶矽場板345，通過頂部金屬層350，電連接到P+區340，端接區最裏面的金屬層350-I也電連接到半導體功率器件的源極區，而餘下其他金屬層350則作為浮動金屬。P+區340短接P-型納米管315-P。最裏面的金屬層350-I通常配置成在零伏時工作，而作為一個典型實施例，每個連續的浮動金屬層350都配置成承受大約50伏的電壓。 每個納米管端接組都在有源區390附近構成一個圍繞有源區390的環398。第4B圖表示這兩種納米管端接組和第三個納米管端接組的一部分開端區域。每個納米管組的基本結構(不包括P+區340、氧化物330、多晶矽場板345以及浮動金屬350)都與有源區390中的單位晶胞301相同，並且是同時形成。
第5圖表示通過增大納米管超級結環398的數量，調節N-區306的摻雜濃度、場板345的電壓以及臺階狀的2步場板(two step field plate)346，配有第4至4B圖所示納米管結構的半導體功率器件300的整個端接區399的剖面圖。最後一個場環之後，形成最終的端接結構397，包括形成2步場板346，該場板可利用多晶矽和金屬組合降低表面場；還形成場板區346，其電連接到劃線區(將在該處鋸割)，以便在鋸割後終止耗盡觸及晶 片邊緣。在晶片邊緣還有一個N+通道終點370’。端接區399能夠承受高達760伏的擊穿電壓，如第5圖所示帶有納米管超級結結構的十個環以及最終的2步場板346邊緣結構。所示的鈍化層380覆蓋大部分的端接區399。
第6圖表示在最終的端接結構397’中帶有可選場板設計的端接區399’的剖面圖；如第5圖所示，使用三步替代兩步，用於製備場板346’(代替346)，可以無需一個N型摻雜區作為N+通道終點370’。這些場板346’是通過熱生長的氧化層、多晶矽、沉積氧化物(含有硼酸的矽玻璃(BPSG)或四乙基原矽酸鹽(TEOS))以及金屬層組合而成，比第5圖所示的最終的端接結構397性能更佳，但是需要額外的製備工藝。
第6A圖表示一種可選端接結構399”的剖面圖。該結構利用較寬溝槽(比有源區溝槽更寬)製成，在外延生長過程後，保留寬的縫隙。單位晶胞301’形成在溝槽中，與有源區的單位結構301(第4圖)結構類似，可以使用相同的工藝同時製備，但是要在中間保留一個較寬的縫隙。相鄰溝槽間有立柱，立柱和與其相鄰的納米管構成矽島環361，被2-5微米的縫隙包圍，並用電介質材料362填充縫隙，在矽島環頂面具有形成的浮動P-區363。浮動P-區跨過n型納米管和立柱，橋接p-型納米管。
這些矽島環361被電介質材料362隔開，構成浮動電容器366網路，根據等效電容值，將整個浮動P-區363上的電壓進行分配。換言之，本發明所述的高壓端接可以利用被矽側壁電極分開的溝槽電容器366配置。作為示例，可以用氧化物和帶有多晶矽化合物(SIPOS)的二氧化矽填充寬縫隙362，以減小來自厚SiO2的應力，從而避免裂縫。在MOSFET/有源器件處理工 藝之後，金屬化之前，可以通過刻蝕和外延填充或者作為有源區溝槽刻蝕和外延填充工藝的一部分，製備端接溝槽。
另一種可選端接結構包括一個輕摻雜的P型外延區197，在有源器件區和端接結構的納米管組之間包圍著有源器件，以降低電場，增大擊穿電壓。第6B圖表示這種結構399’”的一個示例。每個端接組198都與第2圖所示的納米管填充溝槽結構也即單位晶胞101類似，不帶頂部P型注入層130。端接結構399’”包括一個含有多個納米管端接組198的環，如上所述，每個環都由N-型和P-型納米管115-N和115-P構成。每個納米管組198還包括一個中心縫隙填充(輕摻雜的矽或電介質)120，形成在N-型和P-型納米管115-N和115-P之間的中心處。納米管端接組198構成一系列的環，包圍著垂直納米管高壓(HV)MOSFET器件的有源區390，可以根據上述內容配置有源區390。垂直納米管高壓(HV)MOSFET器件的有源區最好在納米管填充溝槽結構101之間具有P-型立柱110，與第2-1圖類似，使得納米管端接組和有源區納米管填充溝槽結構可以在同一製備工藝中形成。在第6B圖所示的示例中，垂直納米管高壓(HV)MOSFET器件最外面的單位晶胞301’表示在附圖的右側(有源區)。端接結構399’”包括一個設置在重摻雜P區365’上方的場板345’，在最外面的單位晶胞301’上方。
端接組198可以忽略浮動P+區、場板以及金屬結構，如第4B、5、6和6A圖所示，N-型和P-型納米管115-N和115-P可以延伸到上方的氧化物絕緣層330。端接組198可以延伸到晶片邊緣。這與第5圖和第6圖所示的端接結構不同，第5圖和第6圖中的納米管端接組398通過體現為承載結構的端接結構397的外延層306，遠離晶片邊緣。輕摻雜P型外延區197包圍 著有源器件區並且位於納米管組端接結構和有源器件區之間，P型外延區197的摻雜濃度在1E14/cm3至2E14/cm3之間，其寬度遠大于每個納米管端接組198的寬度。還可選擇，利用與製備立柱110相同的外延層，製備輕摻雜P型外延區197，立柱110在每個納米管端接組198之間和在有源器件區中納米管填充溝槽結構101之間。在一個較佳實施例中，輕摻雜P型外延區197約為每個納米管端接組198寬度的5至10倍。輕摻雜P型外延區197從半導體的頂面開始，垂直延伸到與納米管一樣的深度，輕摻雜的N區105C從底部N+襯底105開始向上擴散，將輕摻雜P型外延區197和底部襯底分開。在一個實施例中，60微米寬的輕摻雜P型外延區197僅需要和2-3組納米管端接結構相結合，就能為600V的器件提供令人滿意的端接效果。
在第6C圖所示的一個可選實施例中，端接結構399””具有一個輕摻雜的P型外延區197，在有源區中最外面的單位晶胞301’和端接組198之間，與圖6B所示的端接結構399’”類似。端接結構399””還包括一個相同導電類型(例如P+)的重摻雜區365’，形成在最外面的單位晶胞301’和端接組198之間的區域197中，用作保護環。如圖6C所示，端接結構399””還包括一個在P-區197上方的額外的場板345’連接到相同導電類型(例如P+)的重摻雜區365’，重摻雜區365’形成在最外面的單位晶胞301’和端接組198之間的場板下方的區域197中，以提高器件的端接擊穿。
雖然，第4B圖-第6圖所示的端接區399和399’使用第4圖所示的納米管單位晶胞301結構，但相同的原理可以用於其他的電荷平衡納米管結構，如第2圖至第3圖所示的結構。
第7A至7D圖表示本發明所述的半導體功率器件可選製備工藝的一系列剖面圖。由N-立柱315-N和P-立柱315-P構成的納米管形成在一個單獨的輕摻雜N-型矽襯底305’中，不帶外延層。該結構與第2圖至第3圖所示的結構類似，但是沒有用於形成立柱的初始外延層。取而代之的是，納米管形成在輕摻雜的單晶襯底中。在第7B圖中，MOSFET晶胞形成在頂面上，本體區343包圍著溝槽柵極342周圍的源極區341。在第7B-1圖中，沉積電介質層364(BPSG或TEOS)，在背部研磨等後續過程中保護頂面。在第7C圖中，襯底305’的底部接地。在第7D圖中，在襯底305’的底部，注入、沉積或外延生長N和N+區310-1和310-2。N區310-1與納米管、立柱的底部合併在一起，構成納米管合併區。如果襯底底部製備的各層沒有重摻雜需求，那麼最好使用生長的方式形成。為了承載如圖2F所示的IGBT器件，可以將區域310-1和310-2分別製成N-緩衝和P+層。在形成MOSFET的背部N++層(對於IGBT器件來說，是N-緩衝和P+層)之後，頂面電介質層364的圖案可以如第7E圖所示，完成剩餘的頂部處理(例如金屬鈍化)。還可選擇，如果背部工藝在足夠低的溫度下進行，可以在背部工藝之前完成頂部工藝。
第8A至8C圖表示在縫隙填充過程中，解決孔洞形成難題的製備工藝的一系列剖面圖。在第8A圖中，溝槽308形成在N++襯底305上方的N-外延層310中，側壁相對於垂直軸呈現很大的傾斜角θ。作為示例，傾斜角θ可以是2-5度(如果相對於溝槽308的底面測量，呈85-88度)。在第8B圖中，生長多個交替出現的N-摻雜外延層315-N和P-摻雜外延層315-P，覆蓋溝槽308的側壁和底面。溝槽中間部分會仍然帶有呈現一帶角度的縫隙308’。外延層的頂部可以在後期通過CMP工藝除去，為 了簡便不再贅述。在第8C圖中，用縫隙填充層820填充中間縫隙308’，縫隙填充層820可以是氧化物或本征矽，或者其他類型的電介質材料。由於傾斜角結構解決了摻雜納米管之間的縫隙填充時形成空洞的難題，因此可以更加簡便地進行縫隙填充。第8D圖表示如果側壁也是垂直的，縫隙填充過程可能存在的形成空洞問題；當縫隙很窄時，該問題會惡化。
第8E-8G圖表示本發明的可選實施例，利用不同寬度的溝槽和立柱，在外延生長後改善縫隙填充工藝。在第8E圖中，溝槽有一個角度加(angle plus step)工藝，改變溝槽的寬度。 在這種情況下，溝槽的傾斜角θ無需很大。溝槽甚至可以是垂直的，利用改變溝槽寬度的工藝，簡化了縫隙填充過程。利用溝槽刻蝕工藝結合第8F-8G圖所示的墊片，可以一步一步地修正溝槽寬度。在第8F圖中，刻蝕部分溝槽。在第8G圖中，在側壁上形成墊片，刻蝕另一部分溝槽，在溝槽中形成一個步階。作為示例，可以首先刻蝕溝槽深度的1/3，然後在0.1至1微米厚度範圍內形成墊片。利用墊片，刻蝕溝槽的剩餘部分，形成一個二階立柱(和溝槽)。增加一個墊片和刻蝕工藝，可以形成三種不同寬度的立柱。墊片可以由氧化物、氮化物或二者的組合(或等價材料)製成。
第9A圖表示封閉式晶胞結構的俯視圖，封閉式晶胞結構在有源區490中含有多個納米管單位晶胞401，基本設置在半導體襯底的中間部分。每個納米管單位晶胞401都包括N和P型立柱415-N和415-P的同心交替環，被N-型立柱410包圍，中心處具有縫隙填充物420。單位晶胞401的剖面結構與圖4所示的單位晶胞301類似。襯底帶有多個納米管填充在多個溝槽中，溝槽在襯底/外延層中打開，如第2至8圖所示。雖然，單位晶胞 可以在半導體晶片中具有各種形狀和方向，但是同一個半導體晶片中的每個單位晶胞的納米管部分的總寬度“w”應保持相等。 如果摻雜濃度很低，將不會對電荷平衡產生很大的影響，因此立柱區410的寬度可以更加靈活。半導體功率器件還包括一個端接區499(不按比例)，端接區499在晶片邊緣491外部處圍繞有源區490周圍形成一個環，並且具有多個納米管立柱承載高壓應用，如第4至6C圖所示。雖然該圖沒有按比例，但是只給出了各種結構有關部分的大體概念。第9A圖中也沒有表示出端接區的具體結構，但是與第4-6C圖所示的端接區399、399’、399”、399’”、399””類似。
第9B-1圖表示半導體器件端接區499的第一端接環498的俯視圖。端接環的基本結構與單位晶胞401類似。端接環498可以看作是包圍著有源區490。剩餘的端接環498在第9B-1圖的邊界之外。第9B圖表示有源區中單位晶胞401的一種可選的交錯式矩形形狀。第9C圖表示單位晶胞401的一種可選的六角形形狀。
儘管本發明依據現有的較佳實施例進行了詳細說明，但應明確本說明並不用於局限。例如，雖然上述說明是指n-通道器件，但是通過轉換摻雜區的導電類型，就可將本發明用於p-通道器件。例如，襯底和納米管合併區可以是P-型，而不是N-型。閱讀上述說明後，本發明的各種可選和修正方案對於本領域的技術人員無疑將顯而易見。因此，應由所附的權利要求書及其全部等效內容決定本發明的真實意圖及範圍。
100‧‧‧二極體器件
101‧‧‧單位晶胞(Unit Cell)
105-B‧‧‧N-型擴散底部
105-C‧‧‧N+圓柱擴散區
105‧‧‧N+襯底
110‧‧‧P-型立柱
115-N‧‧‧N-立柱
115-P‧‧‧P立柱
120‧‧‧中心縫隙填充(輕摻雜的矽或電介質)
130‧‧‧P+區

Claims (21)

  1. 一種設置在半導體晶片上的端接結構，其中該端接結構包圍著半導體功率器件的一有源器件區，包括：複數個形成在第一導電類型的輕摻雜外延層中的端接組，在第二導電類型的重摻雜半導體襯底上方，其中每一該些端接組都包括一個形成在第一導電類型的輕摻雜外延層中的一溝槽，其中該溝槽側壁被複數個交替導電類型的外延層覆蓋，該些外延層設置在溝槽對邊，並相對於設置在兩個最深處導電類型的最裏面的外延層之間的中間縫隙填充層基本對稱；其中，位於該端接組的該溝槽之間的該第一導電類型的該輕摻雜外延層的一個區域具有一寬度，該寬度大於覆蓋在該溝槽側壁上的多個交替導電類型的該外延層中每一該外延層的厚度。
  2. 如申請專利範圍第1項所述之端接結構，其中，還包括複數個形成在氧化物絕緣層上的場板，氧化物絕緣層在該些端接組上方，其中每一該場板都電連接到形成在每一該些端接組頂部相應的重摻雜區。
  3. 如申請專利範圍第2項所述之端接結構，其中，還包括一邊緣結構，其中該邊緣結構包括第二導電類型的重摻雜半導體襯底，承載第一導電類型的輕摻雜外延層；一個或複數個第一導電類型的重摻雜邊緣區，形成在第一導電類型的輕摻雜外延層頂部；以及一個或複數個邊緣場板，形成在輕摻雜外延層上方的第二氧化物絕緣層上，其中該一個或複數個邊緣場板分別電連接到一個或複數個第一導電類型的重摻雜邊緣區。
  4. 如申請專利範圍第1項所述之端接結構，其中沿每個溝槽側壁的兩個最外面的外延層都是第一導電類型。
  5. 如申請專利範圍第1項所述之端接結構，其中，交替導電類型的多個外延層的摻雜濃度大於第一導電類型的輕摻雜外延層的摻雜濃度。
  6. 如申請專利範圍第1項所述之端接結構，其中，還包括一第一導電類型的外延層區，設置在該端接組和該有源器件區之間，其中設置在端接組和有源器件區之間的外延層區域的寬度遠大於每個端接組的寬度。
  7. 如申請專利範圍第6項所述之端接結構，其中，還包括一設置在外延層區域上方的場板，設置在該端接組和該有源器件區之間。
  8. 如申請專利範圍第1項所述之端接結構，其中端接組延伸到半導體晶片的邊緣。
  9. 一種半導體功率器件，其中，包括：複數個有源器件，包括：一第一導電類型的輕摻雜外延層，在第二導電類型的重摻雜半導體襯底上方；複數個形成在輕摻雜外延層中的有源溝槽；其中每一該些有源溝槽都被複數個設置在對邊的交替導電類型的第一外延層覆蓋，並且對邊上的第一外延層相對於設置在兩個第一最深處導電類型的第一最裏面的外延層之間的第一中心縫隙填充層基本對稱；一包圍著多個有源器件的端接結構，該端接結構包括：複數個形成在第一導電類型的輕摻雜外延層中的端接組，在第二導電類型的重摻雜半導體襯底上方，其中每一該些端接組都包括一個形成在第一導電類型的輕摻雜外延層中的端接溝槽，並且其中端接溝槽的側壁都被多個設置在對邊的交替導電 類型的第二外延層覆蓋，並且對邊上的第二外延層相對於設置在兩個第二最深處導電類型的第二最裏面的外延層之間的第二中心縫隙填充層基本對稱；其中，位於該端接組的該溝槽之間的該第一導電類型的該輕摻雜外延層的一個區域具有一寬度，該寬度大於覆蓋在該溝槽側壁上的多個交替導電類型的該外延層中每一該外延層的一厚度。
  10. 如申請專利範圍第9項所述之半導體功率器件，其中，還包括：複數個形成在氧化物絕緣層上的場板，氧化物絕緣層在該些端接組上方，其中每一該些場板都電連接到形成在每一該些端接組頂部的第一導電類型相應的重摻雜區。
  11. 如申請專利範圍第10項所述之半導體功率器件，其中，還包括：其中端接結構還包括一邊緣結構，其中該邊緣結構包括第二導電類型的重摻雜半導體襯底，承載第一導電類型的輕摻雜外延層；一個或複數個第一導電類型的重摻雜邊緣區，形成在第一導電類型的輕摻雜外延層頂部；以及一個或複數個邊緣場板，形成在輕摻雜外延層上方的第二氧化物絕緣層上，其中該一個或複數個邊緣場板都分別電連接到一個或複數個第一導電類型的重摻雜邊緣區。
  12. 如申請專利範圍第9項所述之半導體功率器件，其中第一導電類型為P-型，第二導電類型為N-型。
  13. 如申請專利範圍第9項所述之半導體功率器件，其中，複數個交替導電類型的第二外延層的摻雜濃度大於第一導電類型的輕摻雜外延層的摻雜濃度。
  14. 如申請專利範圍第9項所述之半導體功率器件，其中，還包括一第一導電類型的外延層區域，設置在有源器件的端接組之 間，其中設置在該些端接組和該些有源器件區之間的外延層的區域寬度遠大於每個端接組的寬度。
  15. 如申請專利範圍第14項所述之半導體功率器件，其中，其中第一導電類型為P-型，第二導電類型為N-型。
  16. 如申請專利範圍第15項所述之半導體功率器件，其中還包括一設置在外延層區域上方的場板，設置在端接組和有源器件之間。
  17. 一種位於半導體晶片上的半導體功率器件的端接結構的製備方法，其中，包括以下步驟：製備一第一導電類型的輕摻雜外延層，在第二導電類型的重摻雜半導體襯底上方；沿該第一導電類型的輕摻雜外延層中的半導體晶片的邊緣，製備複數個深溝槽；以及用複數個交替導電類型的外延層填充該些深溝槽，以製備複數個端接組，其中每一該些深溝槽的側壁都用沉積在對邊上的交替導電類型的外延層覆蓋，並且對邊上的外延層相對於最深處導電類型的兩個最裏面外延層之間的中心縫隙填充層基本對稱；其中，位於該端接組的該溝槽之間的該第一導電類型的輕摻雜外延層的一個區域具有一寬度，該寬度大於覆蓋在該溝槽側壁上的多個交替導電類型的一外延層中每一該外延層的一厚度。
  18. 如申請專利範圍第17項所述之製備方法，其中，還包括：在半導體晶片的中心部分，製備複數個有源器件區，其中在該些深溝槽和該些有源器件區之間的第一導電類型外延層的區域寬度遠大於深溝槽的寬度。
  19. 如申請專利範圍第17項所述之製備方法，其中該些深溝槽穿過外延層，延伸到半導體襯底層的頂部。
  20. 一種設置在半導體晶片上的端接結構，其中該端接結構包圍著半導體功率器件的有源器件區，包括：多個形成在第一導電類型的輕摻雜外延層中的端接組，在第二導電類型的重摻雜半導體襯底上方，其中第一導電類型為P-型，第二導電類型為N-型，最深處導電類型為P-型；其中每一該端接組都包括一個形成在該第一導電類型的該輕摻雜外延層中的一溝槽，其中該溝槽側壁被多個交替導電類型的一外延層覆蓋，該些外延層設置在該溝槽對邊，並相對於設置在兩個最深處該導電類型的最裏面的該外延層之間的一中間縫隙填充層基本對稱。
  21. 一種半導體功率器件，包括：多個有源器件，包括：一個第一導電類型的輕摻雜外延層，在第二導電類型的重摻雜半導體襯底上方，其中第一導電類型為P-型，第二導電類型為N-型；多個形成在輕摻雜外延層中的有源溝槽；其中每個有源溝槽都被多個設置在對邊的交替導電類型的第一外延層覆蓋，並且對邊上的第一外延層相對於設置在兩個第一最深處導電類型的第一最裏面的外延層之間的第一中心縫隙填充層基本對稱；以及一個包圍著多個有源器件的端接結構，該端接結構包括：多個形成在第一導電類型的輕摻雜外延層中的端接組，在第二導電類型的重摻雜半導體襯底上方，其中每個端接組都包括一個形成在第一導電類型的輕摻雜外延層中的端接溝槽，並且其中端接溝槽的側壁都被多個設置在對邊的交替導電類型的第二外延層覆蓋，並且 對邊上的第二外延層相對於設置在兩個第二最深處導電類型的最裏面的外延層之間的第二中心縫隙填充層基本對稱。
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