CN107045973A - 沟槽型超级结的制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽型超级结的制造方法，包括步骤：提供表面形成有第一导电类型的第一外延层的晶圆；采用光刻工艺定义出沟槽的形成区域；进行刻蚀形成所述沟槽；在沟槽的侧面和底部表面形成第二外延层；在沟槽中填充第三外延层；进行离子注入将第三外延层底部打通；一层第三外延层和邻接的一层第二外延层的PN掺杂匹配并组成超级结单元；重复第二和三外延层的形成步骤直至将沟槽完全填充。本发明能缩小超级结单元的步进，提高同一晶圆上的超级结单元的PN掺杂匹配的面内均匀性，能提高超级结单元的PN掺杂匹配的面内均匀性，能提高超级结器件的反向击穿电压的面内均匀性并提高器件的击穿单元，还能降低器件的正向导通电阻。

Description

沟槽型超级结的制造方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，利用P型薄层即P型柱(P-Pillar)和N型薄层即N型柱(N-Pillar)完成匹配形成的耗尽层来支持反向耐压，具有超级结的产品是一种利用PN电荷平衡的体内降低表面电场(Resurf)技术来提升器件反向击穿BV的同时又保持较小的导通电阻的器件结构如MOSFET结构。PN间隔的Pillar结构是超级结的最大特点。目前制作PN间即P型薄层和N型薄层间的柱(pillar)如P-Pillar结构主要有两种方法，第一种是通过多次外延以及离子注入的方法获得，第二种是通过深沟槽(trench)刻蚀以及外延填充(ERI Filling)的方式来制作。
第二种方法中需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充的方式在刻出的沟槽上填充P型掺杂的硅外延。如图1是，现有沟槽型超级结的示意图；在半导体衬底晶圆101的表面上形成有N型外延层102；通过光刻刻蚀工艺在N型外延层102中形成沟槽；通过外延填充工艺在沟槽中填充P型外延层103；最后通过化学机械研磨或回刻工艺去除沟槽外的P型外延层103后，由保留于沟槽中的P型外延层103作为P型薄层103，有沟槽之间的N型外延层102组成N型薄层102。在同一半导体衬底晶圆101上，包括了多个P型薄层103和N型薄层102的交替排列结构，一个P型薄层103和一个N型薄层102组成一个超级结单元。
采用第二种方法来制作超级结器件时，由于器件反向击穿电压对于P型区即P型柱和N型区NP型柱的总掺杂量匹配非常敏感，所以精确控制两个区域的掺杂总量是非常关键的。但是在实际工艺中，由于光刻以及刻蚀带来的Trench开口尺寸和角度总是存在面内差异，所以P型区域和N型区域总是难以在面内同时达到最佳匹配，从而导致晶圆测试(CP)中较差的反向击穿电压面内分布。
在深沟槽EPI填充工艺方案即采用上面描述的现有第二种方法制造超级结器件时有几个大的工艺难点，一是Trench刻蚀的面内均匀性控制，二是无缺陷的EPI填充工艺。前者做不好，难以获得面内电性均匀的器件，导致无法生产或者大的良率波动；后者做不好，会导致大的漏电，使工艺平台无法通过验证。
超级结器件要做到更好的性能，就必须使用更浓的N型外延层(NEPI)即用于形成沟槽的N型外延层，而由于耐压要求，更浓的NEPI就需要更小的器件Pitch才能做到，Pitch为超级结单元的步进即P型薄层和N型薄层的宽度和，也为沟槽和沟槽间距的和。而目前工艺方案下要缩小Pitch，完全依赖与Trench刻蚀工艺的优化；从而导致Trench刻蚀工艺成为整个工艺发展的一大瓶颈。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结的制造方法，能缩小超级结单元的步进，提高同一晶圆上的超级结单元的PN掺杂匹配的面内均匀性。
为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底晶圆，在所述半导体衬底晶圆表面形成有具有第一导电类型的第一外延层。
步骤二、采用光刻工艺定义出沟槽的形成区域并将所述沟槽的形成区域打开；所述沟槽的宽度扩展到能够在所述沟槽内形成多个的超级结单元。
步骤三、对打开后的所述沟槽形成区域的所述第一外延层进行刻蚀形成所述沟槽。
步骤四、采用外延生长工艺在所述沟槽的侧面和底部表面形成第二外延层，所述第二外延层为第一导电类型掺杂且不将所述沟槽完全填充；所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度。
步骤五、采用外延生长工艺在形成有所述第二外延层的所述沟槽中填充第三外延层，所述第三外延层为第二导电类型掺杂且不将所述沟槽完全填充。
进行第一导电类型的离子注入将形成于所述沟槽底部表面上方的所述第三外延层转换成第一导电类型掺杂，使外延后的所述第三外延层底部打通。
所述第三外延层的厚度和掺杂浓度根据所述第二外延层的厚度和掺杂浓度设定，使得沿所述沟槽的宽度方向上，一层所述第三外延层和邻接的一层所述第二外延层的PN掺杂匹配并组成超级结单元。
步骤六、重复步骤四和步骤五直至将所述沟槽完全填充并在所述沟槽中形成多个所述超级结单元。
进一步的改进是，所述半导体衬底晶圆为硅衬底晶圆，所述第一外延层为硅外延层，所述第二外延层为硅外延层，所述第三外延层为硅外延层。
进一步的改进是，步骤二包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶，由所述硬质掩模层将所述沟槽形成区域打开。
进一步的改进是，所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
进一步的改进是，所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
进一步的改进是，所述第一外延层的掺杂浓度是所述第二外延层的掺杂浓度的1/10～1/100。
进一步的改进是，所述第二外延层的电阻率为10欧姆·厘米～0.1欧姆·厘米。
进一步的改进是，步骤六之后还包括进行化学机械研磨工艺对沟槽型超级结进行表面平坦化的步骤。
进一步的改进是，：步骤五中对所述第三外延层底部打通后，打通区域的第一导电类类型的净掺杂杂质和邻接的所述第三外延层的第二导电类型杂质的相匹配。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明的超级结单元也是采用沟槽刻蚀加外延填充沟槽的方法形成，但是相比于现有沟槽填充外延方法，本发明方法，在沟槽中不是由填充一种导电类型的外延层组成，而是通过多次依次填充不同导电类型的外延层组成，且每次第二导电类型的第三外延层填充完成之后进行第一导电类型的离子注入使第三外延层的底部打通，这样在一个沟槽内就能形成多个由一层第二外延层和一层第三外延层组成的超级结单元，超级结单元的步进完全由第二外延层和第三外延层的厚度决定，和沟槽的宽度无关，这样能够消除沟槽的刻蚀工艺复杂对缩小超级结单元的步进的限制，从而能进一步的缩小超级结单元的步进。
同时，本发明还使得各超级结单元的PN掺杂匹配完全有形成第二外延层和第三外延层的外延工艺确定，由于外延工艺具有较好的同一晶圆内的均匀性，故本发明还能消除沟槽刻蚀工艺形成的沟槽宽度不均匀所造成的各超级结单元的PN掺杂匹配面内不均匀的缺陷，从而能提高超级结单元的PN掺杂匹配的面内均匀性，从而能提高同一晶圆上的超级结器件的反向击穿电压的面内均匀性，以及能保证同一晶圆上的超级结器件的反向击穿电压的面内均匀性较好的条件下使超级结器的反向击穿电压提高。
另外，本发明由于减少了超级结单元的步进，故超级结单元中的P型薄层和N型薄层的掺杂浓度能够得到提高，能进一步减少超级结器件的正向导通电阻。
另外，由于本发明的超级结单元的沟槽中不再仅填充一种导电类型的一层外延层，而是填充了两种类型的多层外延层，故本发明的沟槽宽度大于超级结单元的步进，能采用较宽的沟槽，从而能减少沟槽的深宽比，从而能降低工艺难度。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的示意图；
图2是本发明实施例沟槽型超级结的制造方法的流程图；
图3是本发明实施例方法形成的超级结单元的结构示意图；
图4是本发明实施例方法形成的超级结单元的仿真图。
具体实施方式
如图2所示，是本发明实施例沟槽2型超级结的制造方法的流程图；如图3所示，是本发明实施例方法形成的超级结单元的结构示意图；本发明实施例沟槽2型超级结的制造方法包括如下步骤：
步骤一、提供一半导体衬底晶圆，在所述半导体衬底晶圆表面形成有具有第一导电类型的第一外延层1。
较佳为，所述半导体衬底晶圆为硅衬底晶圆，所述第一外延层1为硅外延层，后续形成的第二外延层31、32和33都为硅外延层，第三外延层41和42都为硅外延层。
所述第一外延层1的掺杂浓度是所述第二外延层31、32和33的掺杂浓度的1/10～1/100。
步骤二、采用光刻工艺定义出沟槽2的形成区域并将所述沟槽2的形成区域打开；所述沟槽2的宽度扩展到能够在所述沟槽2内形成多个的超级结单元。
步骤二包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。较佳为，所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽2形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽2形成区域的所述硬质掩模层去除、所述沟槽2外的所述硬质掩模层保留。
步骤24、去除所述光刻胶，由所述硬质掩模层将所述沟槽2形成区域打开。
步骤三、对打开后的所述沟槽2形成区域的所述第一外延层1进行刻蚀形成所述沟槽2。
步骤四、采用外延生长工艺在所述沟槽2的侧面和底部表面形成第二外延层31，所述第二外延层31为第一导电类型掺杂且不将所述沟槽2完全填充；所述第二外延层31的掺杂浓度大于所述第一外延层1的掺杂浓度。
掺杂浓度和电阻率是对应的，较佳为，本发明实施例方法中，所述第二外延层31的电阻率为10欧姆·厘米～0.1欧姆·厘米。后续重复形成的所述第二外延层32和33的电阻率和所述第二外延层31的电阻率相同。
步骤五、采用外延生长工艺在形成有所述第二外延层31的所述沟槽2中填充第三外延层41，所述第三外延层41为第二导电类型掺杂且不将所述沟槽2完全填充；
进行第一导电类型的离子注入将形成于所述沟槽2底部表面上方的所述第三外延层41转换成第一导电类型掺杂，使外延后的所述第三外延层41底部打通。
较佳为，对所述第三外延层41底部打通后，打通区域即标记201所述虚线圈所示区域的第一导电类类型的净掺杂杂质和邻接的所述第三外延层41的第二导电类型杂质的相匹配。后续重复形成的所述第三外延层42底部打通后的打通区域即标记202所述虚线圈所示区域的第一导电类类型的净掺杂杂质和邻接的所述第三外延层42的第二导电类型杂质的相匹配。
所述第三外延层41的厚度和掺杂浓度根据所述第二外延层31的厚度和掺杂浓度设定，使得沿所述沟槽2的宽度方向上，一层所述第三外延层41和邻接的一层所述第二外延层31的PN掺杂匹配并组成超级结单元。
步骤六、重复步骤四和步骤五直至将所述沟槽2完全填充并在所述沟槽2中形成多个所述超级结单元。为了更清楚的描述，图3中将重复步骤四形成的第二外延层单独用标记标出以及将重复步骤五形成的第三外延层单独用标记标出，具体为，图3中，第一次重复步骤四形成的第二外延层用标记32表示，第二次重复步骤四形成的第二外延层用标记33表示；第一次重复步骤五形成的第三外延层用标记42表示。
之后还进行化学机械研磨工艺对沟槽2型超级结进行表面平坦化。
由图3所示可知，超级结结构包括多个形成于所述半导体衬底晶圆的沟槽以及形成于所述沟槽中的多个超级结单元，本发明实施例方法的超级结单元不再是图1所示的由填充沟槽中的P型外延层加沟槽之间的N型外延层组成，本发明实施例方法将超级结单元缩小到形成于沟槽中且超级结单元的尺寸完全由外延工艺决定，所以本发明实施例方法能够缩小超级结单元的宽度即步进，而且能够提高超级结单元的步进的均匀性以及PN掺杂匹配的均匀性。
本发明实施例方法中，第一导电类型为N型，第二导电类型为P型；图3中，各第二外延层31、32和33都为N型外延层并组成超级结结构的N型柱即N型薄层，各第三外延层41和42都为P型外延层并组成超级结结构的P型柱即P型薄层，同一沟槽内的N型柱和P型柱呈交替排列结构，由各所述沟槽中的N型柱和P型柱的交替排列结构组成整个超级结结构。在其它实施例方法中也能为：第一导电类型为P型，第二导电类型为N型。
平坦化之后，在所述超级结的各超级结单元顶部形成所需要的器件单元结构。对于超级结NMOS器件，在各超级结器件单元包括形成于P型柱顶部P型阱；形成于N型柱顶部的栅极结构，栅极结构包括栅介质层如栅氧化层和多晶硅栅；形成于P型阱中的由N+区组成的源区；层间膜，接触孔，由正面金属层组成的源极和栅极，栅极通过接触孔和多晶硅栅连接，源极通过接触孔和源区连接；在减薄后的半导体衬底晶圆的背面形成有由N+区组成的漏区，在漏区的背面形成有由背面金属层组成的漏极。
如图4所示，是本发明实施例方法形成的超级结单元的仿真图，对本发明实施例方法进行仿真可以得到：
仿真时N型的所述第一外延层1的电阻率选为20欧姆·厘米，填充的所述N型的第二外延层3的电阻率为0.28欧姆·厘米，0.28欧姆·厘米对应的掺杂浓度约为3e16cm-3，超级结的初始pitch即沟槽和沟槽间距的和为10微米，本发明实施例方法重复了3次步骤四和两次步骤五，最后形成的超级结单元的pitch即一层第二外延层组成的N型柱和一层第三外延层组成的P型柱的宽度和为2.5微米，沟槽的深度为43微米。最后能实现器件击穿电压为730V，正向比导通电阻RSP为3.7欧姆·毫米2。图4的仿真图中超级结的各层采用和图3相同的标记，图4中还仿真了器件单元结构，器件单元结构的区域如标记203的虚线框所示。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种沟槽型超级结的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底晶圆，在所述半导体衬底晶圆表面形成有具有第一导电类型的第一外延层；
步骤二、采用光刻工艺定义出沟槽的形成区域并将所述沟槽的形成区域打开；所述沟槽的宽度扩展到能够在所述沟槽内形成多个的超级结单元；
步骤三、对打开后的所述沟槽形成区域的所述第一外延层进行刻蚀形成所述沟槽；
步骤四、采用外延生长工艺在所述沟槽的侧面和底部表面形成第二外延层，所述第二外延层为第一导电类型掺杂且不将所述沟槽完全填充；所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度；
步骤五、采用外延生长工艺在形成有所述第二外延层的所述沟槽中填充第三外延层，所述第三外延层为第二导电类型掺杂且不将所述沟槽完全填充；
进行第一导电类型的离子注入将形成于所述沟槽底部表面上方的所述第三外延层转换成第一导电类型掺杂，使外延后的所述第三外延层底部打通；
所述第三外延层的厚度和掺杂浓度根据所述第二外延层的厚度和掺杂浓度设定，使得沿所述沟槽的宽度方向上，一层所述第三外延层和邻接的一层所述第二外延层的PN掺杂匹配并组成超级结单元；
步骤六、重复步骤四和步骤五直至将所述沟槽完全填充并在所述沟槽中形成多个所述超级结单元。
2.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：所述半导体衬底晶圆为硅衬底晶圆，所述第一外延层为硅外延层，所述第二外延层为硅外延层，所述第三外延层为硅外延层。
3.如权利要求1或2所述的沟槽型超级结的制造方法，其特征在于：步骤二包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层；
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留；
步骤24、去除所述光刻胶，由所述硬质掩模层将所述沟槽形成区域打开。
4.如权利要求3所述的沟槽型超级结的制造方法，其特征在于：所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
5.如权利要求4所述的沟槽型超级结的制造方法，其特征在于：所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
6.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：所述第一外延层的掺杂浓度是所述第二外延层的掺杂浓度的1/10～1/100。
7.如权利要求1或6所述的沟槽型超级结的制造方法，其特征在于：所述第二外延层的电阻率为10欧姆·厘米～0.1欧姆·厘米。
8.如权利要求1述的沟槽型超级结的制造方法，其特征在于：步骤六之后还包括进行化学机械研磨工艺对沟槽型超级结进行表面平坦化的步骤。
9.如权利要求1述的沟槽型超级结的制造方法，其特征在于：步骤五中对所述第三外延层底部打通后，打通区域的第一导电类类型的净掺杂杂质和邻接的所述第三外延层的第二导电类型杂质的相匹配。
10.如权利要求1所述的沟槽型超级结的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108288587A (zh) * 2018-01-29 2018-07-17 贵州芯长征科技有限公司 高压超结结构的制备方法
CN108400093A (zh) * 2018-02-05 2018-08-14 上海华虹宏力半导体制造有限公司 超级结器件工艺方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050006699A1 (en) * 2003-05-13 2005-01-13 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method
CN104409334A (zh) * 2014-11-06 2015-03-11 中航（重庆）微电子有限公司 一种超结器件的制备方法
CN105304687A (zh) * 2014-07-28 2016-02-03 万国半导体股份有限公司 用于纳米管mosfet的端接设计

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050006699A1 (en) * 2003-05-13 2005-01-13 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method
CN105304687A (zh) * 2014-07-28 2016-02-03 万国半导体股份有限公司 用于纳米管mosfet的端接设计
CN104409334A (zh) * 2014-11-06 2015-03-11 中航（重庆）微电子有限公司 一种超结器件的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108288587A (zh) * 2018-01-29 2018-07-17 贵州芯长征科技有限公司 高压超结结构的制备方法
CN108400093A (zh) * 2018-02-05 2018-08-14 上海华虹宏力半导体制造有限公司 超级结器件工艺方法

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