CN105895520A - 超结器件制备工艺 - Google Patents
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Abstract
本发明涉及半导体领域，具体涉及一种半导体器件制备工艺，包括：提供具有第一导电类型的外延层；于所述外延层的顶部制备一具有第一开口的硬掩膜层，并利用所述第一开口进行第二导电类型的离子注入，在外延层内第一预设深度处形成一注入区；刻蚀硬掩膜层以增大第N-1开口的宽度形成第N开口，利用第N开口继续进行第二导电类型的离子注入，在外延层内第N预设深度处形成一注入区，第N预设深度小于第N-1预设深度，重复进行该步骤，其中，N为正整数且N≥2。本发明仅需要一次光刻工艺，对不同光刻层的套准要求降低，工艺简单，成本较低；同时也很好的保证了形成的掺杂片区具有良好的泡泡形貌，为改善器件性能提供依据。
Description
技术领域
本发明涉及半导体器件制备领域，确切的说，涉及到一种超结器件制备工艺。
背景技术
超结(Super Junction)结构采用交替的P-N结结构取代单一导电类型材料作为漂移区，在漂移区引入了横向电场，使得器件漂移区在较小的关断电压下即可完全耗尽，击穿电压仅与耗尽层厚度及临界电场有关。因此，在相同耐压下，超结结构漂移区的掺杂浓度可以提高一个数量级，同时在同样的击穿电压下只需要更薄的EPI(外延层)作为漂移区，从而大大降低了器件的比导通电阻-Rsp，同时提高了FOM(figure of merit，品质因数)值。
图1为一种超结器件的示意图，在位于衬底1之上的外延层3中形成有掺杂立柱6。图2为采用现有技术制备的一种超结器件的截面图，其是通过单次外延、光刻和多次离子注入所形成的，具体步骤为：先在衬底1上制备出一满足工艺需求厚度的外延层3；之后通过一次光刻工艺在外延层3上制备出具有开口的光刻胶7；然后利用开口进行多次高能离子注入，进而在开口正下方的外延层3中形成若干注入区4。如图可以看出，底部的注入区4的横向宽度要大于上层注入区4的横向宽度，这是由于离子注入工艺的横向分布距离与能量成正比，可参照图3所示，图3的横坐标代表为离子注入能量，纵坐标代表为注入区横向分布距离，当注入能量越大，那么形成注入区的横向分布距离也就越大。
掺杂立柱6的形貌对器件的性能具有很大影响，为了保证器件的BV(Breakdown voltage，击穿电压)特性，对掺杂立柱6的浓度和泡泡状形貌有较高的要求。由于图2之结构是通过多次高能离子注入来形成超结器件，因此掺杂立柱6的浓度和泡泡状形貌很难受到控制，这对器件性能带来了负面影响。
现有工艺为了保证泡泡状掺杂区的形貌要求，采用多层Epi和多次光刻注入的方式实现，可参照图4A-4D所示：首先提供一底部衬底1，在衬底1之上制备一外延层3；可选但非限制，还可在衬底1与外延层3之间制备一缓冲层2，如图4A所示。利用光刻工艺对外延层3进行离子注入工艺，以在其中形成一注入区4，之后再进行外延工艺，形成图4B所示的结构。重复进行多次光刻工艺、离子注入和外延工艺，以在由多层外延层所构成的复合外延层5中形成若干注入区4，参照图4C所示。之后进行退火处理，籍由各注入区4产生扩散，在复合外延层5中形成掺杂立柱6，如图4D所示。虽然该工艺可以较好的控制泡泡状掺杂区及浓度，但是由于需要进行多次光刻、外延层工艺，不可避免的增加了生产成本，同时生产效率也较低。
发明内容
本发明开发出一种超结器件制备工艺，结合离子注入横向分布长度与能量之间的关系，通过单层光刻多次注入的工艺来改善原有工艺的注入区的形貌。
本发明采用的技术方案为：
一种半导体器件制备工艺，其中，包括：
提供具有第一导电类型的外延层；
于所述外延层的顶部制备一具有第一开口的硬掩膜层，并利用所述第一开口进行第二导电类型的离子注入，在外延层内第一预设深度处形成一注入区；
刻蚀硬掩膜层以增大第一开口的宽度形成第二开口，利用第二开口继续进行第二导电类型的离子注入，在外延层内第二预设深度处形成一注入区，第二预设深度小于第一预设深度；
刻蚀硬掩膜层以增大第N-1开口的宽度形成第N开口，利用第N开口继续进行第二导电类型的离子注入，在外延层内第N预设深度处形成一注入区，第N预设深度小于第N-1预设深度，重复进行该步骤，
其中，N为正整数且N≥2。
上述的制备工艺，其中，还包括：
进行退火处理，籍由各所述注入区产生扩散，以在外延层中任意一注入区的竖直方向上形成一连续的掺杂立柱。
上述的制备工艺，其中，所述外延层的底部还形成衬底。
上述的制备工艺，其中，在退火处理形成掺杂立柱之前或之后形成衬底，所述掺杂立柱不与所述衬底形成接触。
上述的制备工艺，其中，所述工艺还包括在外延层与衬底之间制备缓冲层。
上述的制备工艺，其中，所述衬底为第二导电类型，所述缓冲层具有第二导电类型，且所述缓冲层与所述掺杂立柱底部相连接。
上述的制备工艺，其中，所述衬底的离子掺杂浓度大于所述外延层的离子掺杂浓度。
上述的制备工艺，其中，所述硬掩膜层为含硅材料层或无定形碳。
上述的制备工艺，其中，若所述硬掩膜层为含硅材料层，采用湿法刻蚀工艺对所述硬掩膜层进行刻蚀；
若所述硬掩膜层为无定形碳，采用各向同性的干法刻蚀工艺对所述硬掩膜层进行刻蚀。
上述的制备工艺，其中，硬掩膜层中的开口宽度越大，离子注入的能量越小。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1为具有超结的半导体器件截面图；
图2为采用单次光刻工艺制备的超结器件截面图；
图3为离子注入能量和注入区横向分布距离之间的曲线示意图；
图4A-4D为采用多次外延和多次光刻工艺制备的超结器件的流程图；
图5A-5H为本发明一实施例中制备超结器件的流程图；
图6为根据离子注入能量和注入区横向分布距离计算得出硬掩膜层开口拉大的距离；
图7为本发明一实施例中制备完成的超结器件的截面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明提供了一种超结器件的制备工艺，具体如下。
步骤S1：如图5A所示，提供一具有第一导电类型外延层101。在一个可选的实施例中，第一导电类型为N型，下文所述的第二导电类型为P型。可选但非限制，可在一重掺杂的N+型衬底100之上采用外延工艺形成N-型外延层101。而在本发明一些其他的实施例中，亦可直接提供外延层101进行超结器件的制备，最后在形成下文所述的掺杂立柱后，再于外延层101的背面形成该N+型衬底100，对本发明并无实质影响。可选但非限制，衬底100的离子掺杂浓度要大于外延层101的离子掺杂浓度。
步骤S2：于外延层101的顶部制备一具有第一开口10的硬掩膜层102，并利用第一开口10进行第二导电类型的离子注入，在外延层101内第一预设深度处形成一注入区104。
具体的，先在外延层101的顶部沉积一层硬掩膜层102，可选但非限制，该硬掩膜层102可选用含硅材料层(例如SiO2、SiN、SiON)或无定形碳中以及其他可用作硬掩膜的材质。之后再于硬掩膜层102之上旋涂一层光刻胶103，借助一具有开口图案的光罩(photo mask)进行曝光显影工艺之后，在光刻胶103中形成开口，之后利用开口对硬掩膜层102进行刻蚀，进而在硬掩膜层102中也形成了开口，此时的开口宽度为W1；之后移除光刻胶103，可参照图5B-5C所示。可选的，硬掩膜层102中形成的开口将外延层101的上表面予以外露。
之后利用第一开口10进行高能量的P-型离子(例如B等三族元素)注入工艺，以在外延层101一预设深度形成注入区104，如图5D所示。
步骤S3：刻蚀硬掩膜层102以增大第一开口10的宽度形成第二开口20，经刻蚀硬掩膜层102后开口宽度由W1增大为W2。可选但非限制，若选用含硅材料层时(例如SiO2、SiN、SiON)，那么可采用湿法刻蚀工艺来对硬掩膜层102进行刻蚀，以拉大其开口宽度。具体的湿法刻蚀液可根据硬掩膜层102的材质进行选择，在湿法刻蚀中最好保证对硬掩膜层102具有较高的刻蚀比，而对外延层101的刻蚀比则较低，以最大限度避免对外延层101造成的刻蚀损伤。而在其他一些实施例中，若采用无定形碳作为硬掩膜层102，那么可采用各向同性的干法刻蚀工艺来刻蚀硬掩膜层102，以拉大其开口宽度。之后利用该第二开口20继续进行P-型离子注入，在外延层101内第二预设深度处形成一注入区104，其中，第二预设深度小于第一预设深度。参照图5E所示，此次形成的注入区104是位于先前形成的注入区104之上。可选的，在利用第二开口20进行离子注入时，注入能量要小于利用第一开口10进行离子注入所采用的注入能量。
步骤S4：再次刻蚀硬掩膜层102以增大第二开口20的宽度形成第三开口30，经刻蚀硬掩膜层102后开口宽度由W2增大为W3，之后利用该第三开口30继续进行P-型离子注入，在外延层101内第三预设深度处形成一注入区104，且第三预设深度小于第二预设深度，之后重复进行多次该步骤，也即：刻蚀硬掩膜层102以增大第N-1开口的宽度形成第N开口，利用第N开口继续进行离子注入，在外延层101内第N预设深度处形成一注入区104，且第N预设深度小于第N-1预设深度。其中，N为大于等于2的正整数，例如2，5，8，9等数值。
完成若干次步骤S4后，最终形成了图5G所示的结构，为图示表示的更加清楚，因此仅仅在图5G中示出制备有4个注入区104，但是本领域技术人员应当理解，在实际制备超结器件时，注入区的数量可根据实际需求而设定，并不仅仅局限于图中所示的结构。
在此需要说明的是，在对硬掩膜层102进行不断刻蚀的过程中，其厚度也会随之逐渐变薄，因此在先前制备硬掩膜层102的同时，需要保证其具有相当的初始厚度值，进而避免随着对硬掩膜层102的不断刻蚀的过程中，由于其厚度较薄甚至完全消失，无法继续作为掩膜进行后续的离子注入。
由于在进行每次离子注入前，均对硬掩膜层102的宽度进行了拉大，将离子注入到外延层101中形成注入区104之后，上下不同位置处的注入区104在横向延伸的宽度的差异性较小，这为后续形成的掺杂立柱具有较好的形貌提供了基础。
进一步的，硬掩膜层102的开口拉大宽度W可根据不同注入能量的横向分布长度进行计算。参照图6所示，横坐标代表为离子注入能量，纵坐标代表为注入区横向分布距离，可结合图2所示的基础之上，假设在本发明的其中一个实施例中，形成的各注入区深度与图2所示的注入区深度相同，那么通过计算图2中上下相邻两个注入区横向延伸的宽度的差值X，之后通过湿法刻蚀将开口宽度W增大为W+X，进而减小上下相邻两注入区之间的横向延伸宽度的差异性。例如现有技术中，上下相邻的两个注入区A1、A2横向宽度差值为X，而在本申请中要形成的两个注入区B1、B2深度与现有技术中两个注入区A1、A2的深度相同，本发明在制备注入区B1之后，将硬掩膜层的开口宽度由W增大为W+X，并采用与现有技术中制备注入区A2相同的注入能量进行离子注入，形成了与注入区B1横向宽度近似相等的注入区B2。
步骤S5：完成上述的步骤之后，还需要进行一次退火处理，籍由各注入区104中的掺杂离子产生扩散，以在外延层101中任意一注入区104的竖直方向上形成一连续的P-型掺杂立柱106，并移除剩余的硬掩膜层102，如图5H所示。可选但非限制，可选用刻蚀工艺、CMP处理或者灰化工艺移除剩余的硬掩膜层102。
在本发明中，可以在形成掺杂立柱106之前或之后，形成衬底100。在此需要注意的是，如果在之前就已经形成衬底100，需要通过控制第一次离子注入的能量，使得在外延层101中最下方的注入区104与外延层101底部保持有一定距离，以致外延层101中最下方的注入区104产生扩散之后也不会与衬底100形成接触。同理，即便在形成掺杂立柱106之后形成衬底100，亦需要保证掺杂立柱106与衬底100之间具有一定距离。如果掺杂立柱106距离外延层101底部无法满足需求，那么可在外延层101底部继续制备一缓冲层，并在缓冲层底部制备重掺杂的衬底100。
同时，在本发明中还可具有其他一些实施例。在一个实施例中，衬底100的导电类型可以不同于外延层101。例如当第一导电类型为P，第二导电类型为N型时，即意味着在P型外延层中进行离子注入形成超级结，参照图7所示，在N型重掺杂的衬底200之上设置有一P型的外延层202，且在衬底200与外延层202之间设置有具有第二导电类型的轻掺杂的N型缓冲层201；采用本发明的上述技术方案进行若干次N型的离子注入，并进行退火处理，形成图7所示的结构。需要说明的是，在进行第一次N型的离子注入时，需要控制其形成的注入区深度较深，进而保证在后续退火处理时第一次形成的N型注入区扩散与N型缓冲层201连接在一起，形成图7所示的结构，同样可作为超结器件。本领域技术人员能够理解，上述实施例也能够应用于第一导电类型为N型，第二导电类型为P型的应用场合，即当器件具有P型衬底200时，在N型外延层202内进行P型注入，可设置P型的缓冲层201，用于保证后续退火处理时P型注入区扩散与P型缓冲层201连接。
综上所述，由于本发明采用了如上技术方案，通过制备一具有开口的硬掩膜层作为离子注入掩膜，并通过湿法刻蚀不断增大开口的宽度，相比较现有技术而言，仅需要一次光刻工艺，对不同光刻层的套准要求降低，工艺简单，成本较低；同时也很好的保证了形成的掺杂片区具有良好的泡泡形貌，为改善器件性能提供依据。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种半导体器件制备工艺，其特征在于，包括：
提供具有第一导电类型的外延层；
于所述外延层的顶部制备一具有第一开口的硬掩膜层，并利用所述第一开口进行第二导电类型的离子注入，在外延层内第一预设深度处形成一注入区；
刻蚀硬掩膜层以增大第一开口的宽度形成第二开口，利用第二开口继续进行第二导电类型的离子注入，在外延层内第二预设深度处形成一注入区，第二预设深度小于第一预设深度；
刻蚀硬掩膜层以增大第N-1开口的宽度形成第N开口，利用第N开口继续进行第二导电类型的离子注入，在外延层内第N预设深度处形成一注入区，第N预设深度小于第N-1预设深度，重复进行该步骤，
其中，N为正整数且N≥2。
2.如权利要求1所述的制备工艺，其特征在于，还包括：
进行退火处理，籍由各所述注入区产生扩散，以在外延层中任意一注入区的竖直方向上形成一连续的掺杂立柱。
3.如权利要求1所述的制备工艺，其特征在于，所述外延层的底部还形成衬底。
4.如权利要求2或3所述的制备工艺，其特征在于，在退火处理形成掺杂立柱之前或之后形成衬底，所述掺杂立柱不与所述衬底形成接触。
5.如权利要求4所述的制备工艺，其特征在于，所述工艺还包括在外延层与衬底之间制备缓冲层。
6.如权利要求5所述的制备工艺，其特征在于，所述衬底为第二导电类型，所述缓冲层具有第二导电类型，且所述缓冲层与所述掺杂立柱底部相连接。
7.如权利要求3所述的制备工艺，其特征在于，所述衬底的离子掺杂浓度大于所述外延层的离子掺杂浓度。
8.如权利要求1所述的制备工艺，其特征在于，所述硬掩膜层为含硅材料层或无定形碳。
9.如权利要求8所述的制备工艺，其特征在于，若所述硬掩膜层为含硅材料层，采用湿法刻蚀工艺对所述硬掩膜层进行刻蚀；
若所述硬掩膜层为无定形碳，采用各向同性的干法刻蚀工艺对所述硬掩膜层进行刻蚀。
10.如权利要求1所述的制备工艺，其特征在于，硬掩膜层中的开口宽度越大，离子注入的能量越小。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Applicant after: Huarun Microelectronics (Chongqing) Co., Ltd. Address before: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Applicant before: China Aviation (Chongqing) Microelectronics Co., Ltd. |
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| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 401331 No. 25 Xiyong Avenue, Shapingba District, Chongqing Applicant after: Huarun Microelectronics (Chongqing) Co., Ltd. Address before: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Applicant before: Huarun Microelectronics (Chongqing) Co., Ltd. |
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| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160824 |