CN109643736A - 用于电荷平衡jbs二极管的有源区设计 - Google Patents

用于电荷平衡jbs二极管的有源区设计 Download PDF

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Abstract

一种电荷平衡(CB)二极管可包括一个或多个CB层。每个CB层可包括具有第一导电类型的外延层以及具有第二导电类型的多个埋入区。此外，CB二极管可包括具有第一导电类型的上外延层，上外延层邻近一个或多个CB层的最上面的CB层设置。上外延层还可包括具有第二导电类型的多个结势垒(JBS)注入区。此外，CB二极管可包括邻近上外延层和多个JBS注入区设置的肖特基接触。

Description

用于电荷平衡JBS二极管的有源区设计
背景技术
本文中公开的主题涉及二极管，并且更具体地涉及用于电荷平衡二极管的有源区设计。
对于半导体功率器件，电荷平衡(也称为超结)设计提供若干优点。例如，电荷平衡器件相对于传统的单极器件设计展示出漂移层电阻减少且因此每单位面积的传导损耗减少。在硅(Si)电荷平衡器件中，可以通过将第一掺杂剂型(例如，p型)的多个竖直柱注入或扩散到第二掺杂剂型(例如，n型)的Si器件层中来形成有源区。这些Si电荷平衡器件的竖直柱延伸穿过Si外延器件层的厚度(例如，几十微米)，这可以使用现有的Si外延、注入和/或扩散方法来实现。
然而，在碳化硅(SiC)中，掺杂剂比在Si中具有明显更低的扩散系数/注入范围。因此，当使用Si处理的典型的注入能量将特征(例如，竖直电荷平衡区)形成到SiC外延层时，掺杂剂不能够如其穿透到Si层那样深地穿透到SiC层中。例如，用于Si器件制造的典型商业离子注入系统实现多达约380千电子伏特(KeV)的掺杂剂注入能量。此类注入能量仅能够使得掺杂剂注入到SiC外延层的表面中至大约0.5μm与大约1μm之间的最大深度。
发明内容
在一个实施例中，电荷平衡(CB)二极管包括有源区，所述有源区包括一个或多个电荷平衡(CB)层。每个CB层包括具有第一导电类型的外延层。另外，每个CB层包括在所述外延层中注入的具有第二导电类型的多个埋入区。所述多个埋入区和所述外延层均被配置成基本上耗尽，以在反向偏置施加至所述CB二极管时提供来自离子化掺杂剂的基本上等量的电荷。另外，所述有源区包括具有所述第一导电类型的上外延层。所述上外延层邻近所述一个或多个CB层的最上面的CB层设置。另外，所述上外延层包括具有所述第二导电类型的多个结势垒肖特基(JBS)注入区。此外，所述CB二极管包括邻近所述上外延层设置以形成肖特基结的肖特基接触。所述肖特基接触由低势垒高度金属或低势垒高度多晶硅形成。另外，所述肖特基接触邻近所述多个JBS注入区设置。
在一个实施例中，电荷平衡(CB)二极管包括一个或多个电荷平衡(CB)层。每个CB层包括具有第一导电类型的外延层。另外，每个CB层包括在所述外延层中注入的具有第二导电类型的多个埋入区。所述多个埋入区的每个埋入区的厚度比所述外延层的厚度小。另外，所述CB二极管包括具有所述第一导电类型并设置在所述一个或多个CB层之上的上外延层。所述上外延层包括具有所述第二导电类型的多个结势垒肖特基(JBS)注入区，并且，所述多个JBS注入区的每个JBS注入区的厚度比所述上外延层的厚度小。此外，所述CB二极管包括设置在所述上外延层之上的肖特基接触。所述肖特基接触邻近所述多个JBS注入区设置。
在一个实施例中，制造电荷平衡(CB)二极管的方法包括在衬底层之上形成具有第一导电类型的第一外延层。另外，所述方法包括将具有第二导电类型的第一多个埋入区注入到所述第一外延层中，以形成第一电荷平衡(CB)层。所述方法还包括在所述第一CB层上方形成具有所述第一导电类型的第二外延层。此外，所述方法包括将具有所述第二导电类型的多个结势垒肖特基(JBS)注入区注入到所述第二外延层中。所述多个JBS注入区的层掺杂浓度在大约1x1013cm-2到大约2x1016cm-2之间。另外，所述方法包括在所述第二外延层和所述多个JBS注入区之上并邻近所述第二外延层和所述多个JBS注入区沉积肖特基接触。
附图说明
当参考附图阅读以下详细描述时，本公开的这些和其它特征、方面和优点将变得更好理解，在所有附图中相同的标号表示相同的零件，在附图中：
图1示出了根据实施例的多层电荷平衡(CB)二极管的有源区的横截面图的示意图，多层CB二极管具有上外延层、形成于上外延层上的肖特基接触和CB层，每个CB层包括埋入区；
图2A-G示出了贯穿若干制造步骤的图1的CB二极管的实施例的示意图；
图3示出了根据实施例的多层CB结势垒肖特基(JBS)或合并PiN肖特基(MPS)二极管的有源区的横截面图的示意图，多层CB结势垒肖特基或合并PiN肖特基二极管具有包括JBS注入区的上外延层、形成于上外延层上的肖特基接触和CB层，每个CB层包括埋入区；
图4A-D示出了贯穿若干制造步骤的图3的CB二极管的实施例的示意图；
图5示出了根据实施例的多层CB二极管的有源区的横截面图的示意图，多层CB二极管具有包括JBS注入区的上外延层、形成于上外延层上的肖特基接触和CB层，每个CB层包括埋入区，其中，每个JBS注入区的掺杂浓度在相应注入区的深度上变化；
图6示出了根据实施例的多层CB二极管的有源区的横截面图的示意图，多层CB二极管具有包括JBS注入区的上外延层、形成于上外延层上的肖特基接触和CB层，每个CB层包括埋入区，其中，肖特基接触延伸到蚀刻在上外延层中的沟道中；
图7A-E示出了贯穿若干制造步骤的图6的CB二极管的实施例的示意图；
图8是根据实施例的CB二极管的有源区的自顶向下视图的示意图，CB二极管包括具有不同对齐的埋入区和JBS注入区；以及
图9是根据实施例的CB二极管的有源区的自顶向下视图的示意图，CB二极管包括具有不同对齐的埋入区和JBS注入区。
具体实施方式
下文将描述一个或多个具体实施例。为了提供这些实施例的简要描述，并不在本说明书中描述实际实施方案的所有特征。应了解，在如任何工程或设计项目的任何此类实际实施方式的开发中，必须做出众多针对实施方式的决定以实现开发者的具体目标，例如遵守可能在各个实施方式之间变化的相关系统约束和相关商业约束。此外，应当理解的是，这种开发工作可能复杂且耗时，但是对于受益于本公开的普通技术人员来说，这仍是常规的设计、生产和制造工作。
除非另有定义，否则本文所使用的技术和科学术语具有与本发明所属领域的技术人员通常所理解的相同的含义。如本文中所使用的，术语“第一”、“第二”等并不指示任何次序、数量或重要性，而是用于区分一个元件与另一元件。另外，在介绍本公开的各种实施例的元件时，词“一个”、“一种”、和“所述”意图表示这些元件中的一个或多个。术语“包括”、“包含”和“具有”旨在为包括性的并且意味着可能存在除了所列元件之外的额外元件。如果公开了范围，则涉及相同部件或性质的所有范围的端点都是包括性的并且可独立组合的。结合量使用的修饰词“约”包括所述值，并且具有由上下文指示的含义(例如，包括与特定量的测量相关联的过程变化或误差的程度)。当与描述性术语结合使用时，修饰词“基本上”旨在传达描述性术语大部分、主要地或很大程度上适用(例如，在大于90％、大于95％或大于99％的时间适用)，并且可以用于解释可能由本领域技术人员理解的过程变化和技术限制导致的有限例外。
如本文所使用的，术语“层”是指以连续或不连续的方式设置在下方表面的至少一部分上的材料。此外，术语“层”未必意味着所设置的材料的均匀厚度，并且所设置的材料可以具有均匀的或可变的厚度。此外，如本文所使用的术语“层”是指单层或多层，除非上下文另有明确规定。此外，如本文所使用的，术语“设置在…上”是指彼此直接接触设置的或通过在其间具有介入层而间接接触设置的层，除非另外具体指示。本文所使用的术语“邻近”是指两层彼此连续并彼此直接接触设置。此外，术语“在…上”描述了层/区域彼此的相对位置，并且未必意味着“在顶部上”，因为上方或下方的相对位置取决于器件相对于观察者的取向。此外，“”顶部”、“底部”、“上方”、“下方”、“上部”以及这些术语的变型的使用是为了方便而设，并且除非另外说明，否则不需要部件的任何特定取向。考虑到这一点，如本文所使用的，术语“下部”、“中间”或“底部”是指相对更靠近衬底层的特征(例如外延层)，而术语“顶部”或“上部”是指相对更远离衬底层的特定特征(例如外延层)。此外，如本文中所使用的，术语“多层”以及对特定层数(例如，“双层”、“三层”、“四层”等)的引用是指器件的外延层的数目。
本实施例涉及制造竖直半导体电荷平衡(CB)二极管，也称为半导体超结(SJ)二极管的设计和方法。公开的设计和方法可用在制造诸如CB肖特基二极管、CB结势垒肖特基(JBS)二极管、合并PiN肖特基(MPS)二极管的CB二极管以及可以用于中压(例如2kV–10kV)和高压(例如大于10kV)的功率转换有关应用的其它二极管。尽管以下讨论涉及碳化硅(SiC)CB二极管，但所公开的设计和方法可以用于任何适合的半导体材料，诸如，例如硅(Si)、氮化镓、金刚石、氮化铝、氮化硼。
所公开的多层SiC CB设计和制造技术能实现SiC CB二极管的制造，而不管相较于Si在SiC中的掺杂剂的前述低扩散系数。具体而言，如下文所论述，所公开的CB二极管设计包括使用重复的外延生长和掺杂剂注入步骤实施的多层有源单元结构。所公开的多层SiCCB设计相较于具有相同电流/电压额定值的现有SiC或Si二极管能减少导通电阻、传导损耗和开关损耗。此外，所公开的多层SiC CB设计能实现在比传统SiC高压单极器件明显更高的电流密度以及比传统SiC高压双极器件更高的开关频率下操作。所公开的SiC CB二极管设计一般而言还对n型和p型掺杂变化都稳定，这提高了器件良率和性能。此外，通过使漂移层掺杂高于传统设计的一维(1D)限制所允许的掺杂，所公开的SiC CB二极管相较于传统1D设计实现对于给定击穿电压额定值更低的导通电阻和更低的传导损耗。另外，可以使用常用半导体制造设备，例如由现有Si/SiC器件制造所使用的离子注入系统，来制造所公开的某些SiC CB二极管实施例，从而提供额外成本效益。
如下文所详细论述，所公开的SiC CB有源单元设计包括n型或p型掺杂的埋入区(例如，浮置区)(例如，埋入电荷平衡区或浮置电荷平衡区)，其重塑SiC CB二极管的有源区中的电场。这些区域本文中称作“埋入”或“浮置”，原因是这些区域设置在SiC CB器件的下外延层内(即设置在衬底层和顶或上外延层之间的外延层)，并与邻近上外延层并在上外延层之上设置的肖特基接触不接触。此外，在一些实施例中，所公开的SiC CB有源单元设计可包括重塑SiC CB二极管的有源区中的电场的n型或p型掺杂的结势垒肖特基(JBS)注入区。这些区域在本文中称作“JBS注入区”、“非浮置区”或“非埋入区”，原因是这些区域设置在SiC CB器件的上外延层内，并与肖特基接触接触。如下面所讨论，JBS注入区重塑在肖特基接触和上外延层之间的结处的电场，以降低SiC CB二极管的泄露电流。对于所公开的SiCCB二极管实施例，如下文所论述，利用离散的埋入区和/或JBS注入区的这些设计能实现低传导损耗、低导通状态电阻和高击穿电压，同时仍保持相对简单的制造过程。
图1示出了SiC电荷平衡(CB)二极管10的实施例的有源区8的横截面图的示意图，SiC电荷平衡二极管10也称作SiC超结(SJ)二极管。在一些实施例中，SiC CB二极管10可以是肖特基二极管。可以认识到，为了更清楚地图示SiC CB二极管10的某些部件以及下面讨论的其它SiC CB二极管，可以省略某些通常理解的设计元件(例如顶部金属化、钝化、边缘端接等)。
图示的SiC CB器件10包括SiC衬底层12、设置在SiC衬底层12上的两个SiC电荷平衡(CB)层14(例如14A和14B)以及设置在SiC CB层14上的顶或上SiC外延层16。具体而言，第一SiC CB层14A设置在SiC衬底层12上方并与其邻近，第二SiC CB层14B设置在第一SiC CB层14A上方并与其邻近，上SiC外延层16设置在第二SiC CB层14B上方并与其邻近。SiC衬底层12、SiC CB层14和上SiC外延层16各自均具有第一导电类型(例如n型)。如上面提到的，使用其它半导体材料，诸如，例如硅、氮化镓、金刚石、氮化铝、氮化硼，也可以应用所公开的设计。因此，在一些实施例中，衬底层12、CB层14和/或上外延层16可以由SiC、硅、氮化镓、金刚石、氮化铝、氮化硼和/或任何其它适合的半导体材料形成。此外，尽管图示的实施例包括两个SiC CB层14(例如14A和14B)，但SiC CB二极管10可包括任何适合数目的SiC CB层(例如1、3、4、5、6或更多)，以给器件提供期望的阻断能力。
另外，图示的SiC CB器件10包括设置在上SiC外延层16上方并与其邻近的肖特基接触18(例如肖特基势垒)。肖特基接触18形成在上SiC外延层16和肖特基接触18的结处具有上SiC外延层16的肖特基势垒。此外，SiC CB二极管10包括：顶接触22，其设置在肖特基接触18上并与其邻近；以及底接触24，其设置在SiC衬底12下面并与其邻近。
在一些实施例中，肖特基接触18可以由低肖特基势垒高度材料形成。肖特基势垒是针对在金属-半导体结处形成的电子的势垒。对于n型材料，肖特基势垒高度是在金属的费米能级或功函数和在肖特基势垒处半导体(例如SiC)中的导电带能级之间的单位为电子伏特(eV)的差。对于p型材料，势垒高度由金属中的价带边缘和费米能之间的差给定。低肖特基势垒高度可降低导通电压，并相对于高肖特基势垒二极管提高SiC CB二极管10的载流能力。然而，低肖特基势垒相对于高肖特基势垒二极管可提高SiC CB二极管10的泄露电流。在一些实施例中，肖特基势垒高度可以小于大约1eV，大约0.9eV，大约0.85eV或者大约0.65eV。在一些实施例中，肖特基接触18可以由具有低费米能级的金属，例如钛(Ti)、镍(Ni)或钴(Co)形成。在某些实施例中，肖特基接触18可以由具有低费米能级的金属硅化物，例如硅化钛(TiSi2)、硅化镍(NiSi2)或硅化钴(CoSi2)形成。在一些实施例中，肖特基接触18可以由多晶硅形成。例如，肖特基接触18可以由高掺杂多晶硅形成，高掺杂多晶硅具有大于大约1x1017cm-3、大约1x1018cm-3或者大约1x1020cm-3的掺杂剂浓度。在一些实施例中，肖特基接触18可包括低掺杂多晶硅层(例如具有小于大约1x1017cm-3的掺杂剂浓度)和金属层，例如铝(Al)、钨(W)、Ni、Ti、Co等。在某些实施例中，肖特基接触18可以由具有高费米能级的材料，例如钯(Pa)或铂(Pt)形成。
如所示的，第一和第二CB层14A和14B各自均包括多个埋入区26(例如埋入电荷平衡区或浮置电荷平衡区)，埋入区26具有第二导电类型(例如p型或n型)。具体而言，埋入区26相对于SiC CB层14A和14B的剩余部分28是相反地被掺杂。换句话说，对于具有n型SiC CB层14A和14B的SiC CB二极管10，埋入区26是p型，并且对于具有p型CB层14A和14B的SiC CB二极管10，埋入区26是n型。埋入区26和SiC CB层14可包括在共同待决的于2015年6月26日提交的美国申请第14/752,446号、名称为“碳化硅超结电源器件的有效区域设计(ACTIVEAREA DESIGNS FOR SILICON CARBIDE SUPER-JUNCTION POWER DEVICES)”中描述的任何特征，所述申请的公开内容出于所有目的通过引用全部被并入本文中。
在某些实施例中，SiC CB层14A和14B(例如SiC CB层14A和14B的剩余部分28)各自均具有可以相同或不同的掺杂剂浓度。类似地，在某些实施例中，SiC CB层14A的埋入区26中的掺杂剂浓度和SiC CB层14B的埋入区26中的掺杂剂浓度可以相同或不同。SiC CB层14A和14B的埋入区26和其余部分30一般各自被设计成基本上耗尽并且一般在反向偏置下提供来自离子化掺杂剂的类似量(例如基本上等量)的有效电荷(例如，每cm2，标准化至器件有源区)。所示的电荷平衡结构使SiC CB二极管10实现高击穿电压和低导通状态电阻，这是因为p型半导体部分和n型半导体部分均在标称阻断条件下基本上或者完全耗尽。
就尺寸而言，SiC CB层14A和14B分别具有厚度30A和30B，厚度30A和30B可以相同或不同。另外，上SiC外延层16具有厚度32，其可以与厚度30A和/或厚度30B相同或不同。此外，每个埋入区26可以具有特定厚度34、特定宽度36和特定间隔38(例如在相邻埋入区26之间)。在某些实施例中，埋入区26的尺寸(例如，厚度34、宽度36和/或间隔38)可以在不同的SiC CB层14中不同。在不同的实施例中，埋入区26可以具有不同的横截面形状(例如由注入能量/剂量限定)。
如所示的，每个埋入区26的厚度34分别小于SiC CB层14A和14B的厚度30A和30B。即，埋入区26并不分别延伸通过SiC CB层14A和14B的整个厚度30A和30B。可以认识到，此特征与其它CB二极管设计形成对比，在其它CB二极管设计中，电荷平衡区是连续的(例如通过SiC CB层14A和14B的整个厚度延伸的连续竖直柱)。包括连续的竖直电荷平衡柱的CB二极管能够提供低传导损耗和高击穿电压。然而，制造通过CB层14A和14B的厚度30A和30B延伸的连续的、竖直的电荷平衡柱可能对于具有比诸如SiC的硅(Si)的低扩散掺杂剂系数的某些半导体材料是有挑战的。
例如，为了形成如在全部电荷平衡器件中存在的连续电荷平衡柱，可以执行多个(例如，10+)薄外延生长/浅离子注入步骤。替代地，可以连同高阻止功率掩蔽(highstopping power masking)(例如，绝缘体上的硅(SOI)、多晶硅、厚氧化硅、诸如铂、钼、金的高Z金属)使用高能量注入，这对于当前的高容量Si/SiC制造方法是不常用的。相比而言，SiC CB二极管10的埋入区26适合于现有的且成熟化的Si/SiC制造技术和基础架构。例如，目前(高容量)离子注入工具将注入加速能量限制到远小于1兆电子伏特(MeV)(例如，大约380千电子伏特(KeV))。在这些能量处，最常用SiC掺杂剂(例如，氮、磷、铝)的投射范围(例如，穿透深度)为大约1μm或更小，如下文关于图2A-G所论述，这适合于埋入区26的注入。
此外，对于不同实施例，上SiC外延层16、SiC CB层14和/或埋入区26的掺杂和/或尺寸可以变化，以实现SiC CB二极管10的期望的电性能(例如期望的阻断电压和导通电阻)。下面讨论的图示的SiCCB二极管10和CB二极管设计可并入如在共同待决的美国申请第14/752,446号中讨论的SiC CB层14的掺杂、埋入区26的掺杂、SiCCB层14的厚度30、埋入区26的厚度34、埋入区26的宽度36和埋入区26之间的间隔38的不同值，以实现期望的击穿电压或阻断电压，以及特定的导通电阻的期望降低。
例如，在一些实施例中，某些参数(例如SiC CB层14的厚度30和掺杂和/或上SiC外延层16的厚度32和掺杂)可以被选择以提供在大约1千伏(kV)到10kV之间、1kV到5kV之间或者任何其它适合的范围的SiC CB二极管10的击穿电压。在某些实施例中，SiC CB二极管10的SiC CB层14的特定导通电阻可以比无埋入区26的相当的SiC二极管的漂移层的特定导通电阻小大约40％到50％之间。此外，在一些实施例中，埋入区26、上SiC外延层16和/或SiCCB层14的掺杂剂浓度可以在大约5x1015cm-3到大约5x1018cm-3之间，在大约2x1016cm-3到大约1x1018cm-3之间，或者在大约5x1016cm-3到大约5x1017cm-3之间。此外，在一些实施例中，可以通过将埋入区26的掺杂浓度标准化到SiC CB二极管10的单位单元面积计算的埋入区26的有效层掺杂剂浓度可以小于或等于大约1.1x1013cm-2。
另外，在一些实施例中，在SiC CB层14中埋入区26的厚度34可以小于相应SiC CB层14的厚度30的大约10％。例如，SiC CB层14的厚度30(例如第一SiC CB层14A的厚度30A和/或第二SiC CB层14B的厚度30B)可以大约为10微米(μm)，且埋入区26的厚度34可以大约为1μm。另外，在一些实施例中，埋入区26的宽度36可以在大约0.4μm到大约5μm之间，在大约0.5μm到大约4μm之间，或者在大约0.6μm到大约2μm之间。此外，在一些实施例中，埋入区26之间的间隔38可以在大约0.25微米(μm)到大约10μm之间，在大约0.5μm到大约8μm之间，在大约0.75μm到大约6μm之间，或者在大约1μm到大约3μm之间。
图2A-G示出了图1的SiC CB二极管10在制造的示例方法期间的各个阶段的横截面图。示例方法开始于使用外延SiC生长技术在SiC衬底层12之上形成第一SiC外延层50A(例如，半导体层)以得到图2A中所示的结构。随后，如图2B中所示，可以使用离子注入在SiC外延层50A中形成埋入区26以得到第一SiC CB层14A。接着，如图2C中所示，可以在第一SiC CB层14B之上形成第二SiC外延层50B。随后，如图2D中所示，可以使用离子注入在第二外延层50B中形成埋入区26以得到第二SiC CB层14B。应当理解，图2C和图2D中图示的步骤可以重复多次(例如2、3、4、5或更多次)，以得到包括任何适合数目的SiC CB层14的SiC CB二极管。
接着，如图2E中所示，可以在最上面的SiC CB层14B之上形成上SiC外延层16。在完成上SiC外延层16之后，如图2F中图示，在上SiC外延层16之上沉积肖特基接触18。随后，如图2G中图示，可以执行标准器件处理步骤(例如包括形成图1中图示的顶接触22和底接触24)以得到SiC CB二极管10。
如上面指出的，在一些实施例中，SiC CB二极管设计可包括实现SiC CB二极管的低泄露电流、低传导损耗、低导通电阻和高击穿电压的特征。例如，图3示出了SiC CB二极管82(例如结势垒肖特基(JBS)二极管或合并PiN肖特基(MPS)二极管)的实施例的有源区80的横截面图的示意图。如图示，如关于图1和图2在上面讨论的，SiC CB二极管82包括SiC衬底层12、各自具有多个埋入区26的SiCCB层14(例如第一SiC CB层14A和/或第二SiC CB层14B)、上SiC外延层16、肖特基接触18、顶接触22和底接触24。
另外，为了降低泄露电流，并提高开关速度，图示的SiC CB二极管82包括形成于上外延层16中的多个JBS注入区84。具体而言，JBS注入区84相对于上外延层16的剩余部分86是相反地被掺杂。换言之，对于具有n型上SiC外延层16的SiC CB二极管82而言，JBS注入区84为p型，且对于具有为p型的上SiC外延层16的SiC CB二极管82，JBS注入区84为n型。另外，JBS注入区84邻近(例如接触)肖特基接触18设置。当反向偏置施加到SiC CB二极管82时，JBS注入区84形成延伸的耗尽区，延伸的耗尽区扩散到JBS注入区之间的区域中，并夹断肖特基势垒。在夹断之后，形成位垒，其限制在肖特基接触处的电场，同时漂移区支持在SiCCB二极管82中的电压的进一步增大。这些延伸的耗尽区可以屏蔽高电场的肖特基结(例如上外延层16和肖特基接触18之间的界面)，并降低SiC CB二极管82的反向偏置泄露电流，同时实现在高电压下的快速开关。然而，JBS注入区84可以提高SiC CB二极管82的导通电阻。如下面所讨论，JBS注入区84的掺杂剂浓度、尺寸和位置可以设计成降低或最小化针对期望的击穿电压的SiC CB二极管82的导通电阻。
在尺寸方面，在上SiC外延层16中的JBS注入区84各自具有特定厚度88(例如深度)、特定宽度90和特定间隔92。在一些实施例中，两个或更多个JBS注入区84的尺寸(例如厚度88、宽度90和/或间隔92)可以相同或不同。在不同实施例中，JBS注入区84可以具有不同的横截面形状(例如，圆形、矩形、三角形或不规则形状)。此外，在一些实施例中，一个或多个JBS注入区84的厚度88、宽度90、间隔92和/或掺杂剂浓度可以与一个或多个埋入区26的厚度34、宽度36、间隔38和/或掺杂剂浓度相同或不同。
如图示的，JBS注入区84的厚度88小于上SiC外延层16的厚度32。因此，JBS注入区84并不延伸通过整个上SiC外延层16，且并不接触第二SiC CB层14B中的埋入区26。在一些实施例中，JBS注入区84的厚度88可以在上SiC外延层16的厚度32的大约1％到大约25％之间，大约2％到大约20％之间，或者大约5％到大约10％之间。在某些实施例中，上SiC外延层16的厚度32可以在大约5μm到大约20μm之间或者在大约5μm到大约15μm之间。在一些实施例中，JBS注入区84的厚度88可以在大约0.1μm到大约2μm之间，在大约0.2μm到1.5μm之间或者在大约0.5μm到大约1μm之间。在一些实施例中，JBS注入区84的厚度88可以在大约0.1μm到大约1μm之间。另外，在一些实施例中，JBS注入区84的宽度90可以在大约0.3μm到大约5μm之间，在大约0.4μm到大约4μm之间，或者在大约0.5μm到大约3μm之间。此外，在一些实施例中，相邻JBS注入区84之间的间隔92可以在大约1μm到大约20μm之间，在大约1.5μm到大约10μm之间，或者在大约2μm到大约5μm之间。
另外，在一些实施例中，可以通过用器件的单位面积标准化JBS注入区84的掺杂浓度而计算的JBS注入区84的层掺杂剂浓度可以在大约1x1013cm-2到大约2x1016cm-2之间，或者在大约1x1013cm-2到大约1x1017cm-2之间。在一些实施例中，上SiC外延层16的掺杂剂浓度可以与SiC CB层14的掺杂剂浓度近似相同。在一些实施例中，每个JBS区84可以具有一致的掺杂分布。此外，在一些实施例中，一个或多个JBS注入区84(例如每个JBS注入区84)可以具有可变掺杂分布。例如，一个或多个JBS注入区84可以具有变化的掺杂分布，使得层掺杂剂浓度和/或剂量沿相应的JBS注入区84的厚度88变化。在一些实施例中，掺杂分布可包括线性函数、阶跃函数、单调函数或层掺杂的正态分布。在某些实施例中，掺杂分布可包括恒定掺杂剂浓度的两个或更多个区域或者掺杂剂浓度的两个或更多个尖峰。在某些实施例中，掺杂分布可包括几个注入剂量/能量。在一些实施例中，掺杂分布可以随与上SiC外延层16的顶表面的距离的增大而增大(例如线性地、逐渐地、以阶跃方式、以指数方式、具有2、3、4、5、或更多个尖峰等)。
图4A-D示出了图3的SiC CB二极管82在制造的示例方法期间的各个阶段的横截面图。如图4A中所示，示例方法可以通过在最上面的SiC CB层14B之上形成上SiC外延层16开始。应当认识到，可以通过执行图2A-2E中图示的步骤，形成图4A中图示的结构。随后，如图4B中图示，可以使用离子注入在上SiC外延层16中形成JBS注入区84。接着，如图4C中图示，肖特基接触18设置在具有JBS注入区84的上SiC外延层16之上。随后，如图2D中图示，可以执行标准器件处理步骤(例如包括形成如图3中图示的顶接触22和底接触24)以得到SiC CB二极管82。
图5示出了SiC CB二极管102(例如结势垒肖特基(JBS)二极管或合并PiN肖特基(MPS)二极管)的实施例的有源区100的横截面图的示意图。如所示，如关于图3在上面讨论的，SiC CB二极管102包括SiC衬底层12、SiC CB层14(各自具有多个埋入区26)、上SiC外延层16(具有JBS注入区84)、肖特基接触18、顶接触22和底接触24。如上面指出的，在一些实施例中，每个JBS注入区84包括变化的掺杂分布，使得每个JBS注入区84的掺杂剂浓度或剂量随与上SiC外延层16的顶表面的距离的增大而增大(例如线性地、逐渐地、以阶跃方式、以指数方式、具有2、3、4、5或更多个尖峰或恒定掺杂区等)。在图示的实施例中，每个JBS注入区84包括具有第一掺杂剂浓度的第一掺杂区104和具有与第一掺杂剂浓度不同的第二掺杂剂浓度的第二掺杂区106。如所示的，相比相应的JBS注入区84的第二掺区106，每个JBS注入区84的第一掺杂区104设置得离肖特基接触18更近、离SiC CB层14更远。在一些实施例中，每个JBS注入区84的第一掺杂区104邻近(例如接触)肖特基接触18并邻近(例如接触)相应的JBS注入区84的第二掺杂区106并在相应的JBS注入区84的第二掺杂区106之上设置。换言之，第一掺杂区104设置在肖特基接触18和第二掺杂区106之间。在一些实施例中，为了注入第一和第二掺杂区104和106，使得第一掺杂区104在第二掺杂区106之上，第二掺杂区106可以用第一注入能量注入，且第一掺杂区104可以用比第一注入能量小的第二注入能量注入。应当认识到，尽管第一和第二掺杂区104和106可以称作彼此“邻近”或“接触”，但是掺杂剂浓度梯度可存在于第一和第二掺杂区104和106之间。此外，应当认识到，每个JBS注入区84可包括任何适合数目的不同掺杂区，例如3、4、5或者更多个。
在某些实施例中，为了降低SiC CB二极管102的导通电阻，同时保持邻近肖特基接触18的低电场，每个第一掺杂区104的掺杂剂浓度可以小于每个第二掺杂区106的掺杂剂浓度。例如，第一掺杂区104可以第一注入剂量注入到上SiC外延层16中，且第二掺杂区106可以第二注入剂量注入到上SiC外延层16中，第二注入剂量大于第一注入剂量。在一些实施例中，第一注入剂量可以在大约1x1017cm-3到大约1x1019cm-3之间，及第二注入剂量可以在大约1x1018cm-3到大约1x1020cm-3之间。在一些实施例中，每个第二掺杂区106的掺杂剂浓度可以比每个第一掺杂区104的掺杂剂浓度大至少大约2、5、10、25、50、75、100或200倍。在某些实施例中，每个第二掺杂区106的掺杂剂浓度可以在每个第一掺杂区104的掺杂剂浓度的大约10倍到100倍之间。
在尺寸方面，第一掺杂区104各自具有特定厚度110(例如深度)、特定宽度112和特定间隔114。在一些实施例中，两个或更多个第一掺杂区104的尺寸(例如厚度110、宽度112和/或间隔114)可以相同或者不同。此外，第二掺杂区106各自具有特定厚度116(例如深度)、特定宽度118和特定间隔120。在一些实施例中，两个或更多个第二掺杂区106的尺寸(例如厚度116、宽度118和/或间隔120)可以相同或不同。此外，在某些实施例中，第一掺杂区104的厚度110、宽度112和/或间隔114可以分别与第二掺杂区106的厚度116、宽度118和/或间隔120相同或不同。
另外，在一些实施例中，第一掺杂区104的宽度112和/或第二掺杂区106的宽度118可以在大约0.5μm到大约5μm之间，或者在大约1μm到大约3μm之间。此外，在一些实施例中，第一掺杂区104的间隔114和/或第二掺杂区106的间隔120可以在大约1μm到大约20μm之间，在大约1.5μm到大约10μm之间，或者在大约2μm到大约5μm之间。对于图示的实施例，第一掺杂区104的厚度110和第二掺杂区106的厚度116的和近似等于JBS注入区84的厚度88。在某些实施例中，第一掺杂区104的厚度110和/或第二掺杂区106的厚度116可以在JBS注入区84的厚度88的大约90％到大约10％之间，在大约20％到大约80％之间，在大约30％到大约70％之间，或者在大约40％到大约60％之间。此外，在一些实施例中，第一掺杂区104的厚度110和/或第二掺杂区106的厚度116可以在大约0.1μm到大约5μm之间，在大约0.2μm到大约4μm之间，或者在大约0.3μm到大约2μm之间。
图6示出了SiC CB二极管132(例如结势垒肖特基(JBS)二极管或合并PiN肖特基(MPS)二极管)的实施例的有源区130的横截面图的示意图。如所示，如关于图3在上面讨论的，SiC CB二极管102包括SiC衬底层12、SiC CB层14(各自具有多个埋入区26)、上SiC外延层16(具有JBS注入区84)、肖特基接触18、顶接触22和底接触24。此外，在图6中所示的实施例中，肖特基接触18延伸到(例如填充)多个沟道136中，多个沟道136蚀刻到上SiC外延层16中。在一些实施例中，为了在反向模式中针对导通状态电阻的有限增大，降低SiC CB二极管132的肖特基界面处的最大电场，一个或多个沟道136(例如用肖特基接触18的材料填充)可以邻近(例如接触)一个或多个JBS注入区84并在其上方设置。例如，在一些实施例中，每个沟道136可以邻近JBS注入区84并在JBS注入区84上方设置。在某些实施例中，每个JBS注入区84可以邻近沟道136并在沟道136下方设置。
在尺寸方面，沟道136可以各自具有特定深度138、特定宽度140和特定间隔142。两个或更多个沟道136的尺寸(例如深度138、宽度140和/或间隔142)可以相同或者不同。此外，各自邻近(例如接触)JBS注入区84设置的一个或多个沟道136的深度138、宽度140和/或间隔142可以与相应JBS注入区84的厚度88、宽度90和/或间隔92相同或不同。例如，在一些实施例中，各自邻近JBS注入区84设置的一个或多个沟道136的宽度140可以与相应JBS注入区84的宽度90相同。在这种实施例中，一个或多个沟道136可以从上SiC外延层16的顶表面144延伸到相应JBS注入区84的顶表面146。换言之，JBS注入区84的顶表面146可以与上SiC外延层16的顶表面144间隔开相应沟道136的厚度138，使得JBS注入区84与上SiC外延层16的顶表面144不接触。
在一些实施例中，沟道136的宽度140可以在大约0.3μm到大约5μm之间，在大约0.4μm到大约4μm之间，或者在大约0.5μm到大约3μm之间。另外，在一些实施例中，沟道136的间隔142可以在大约1μm到大约20μm之间，在大约1.5μm到大约10μm之间，或者在大约2μm到大约5μm之间。此外，在一些实施例中，沟道136的深度138可以在大约0.1μm到大约5μm之间，在大约0.2μm到大约4μm之间，或者在大约0.3μm到大约2μm之间。在某些实施例中，SiC CB二极管132的JBS注入区84的厚度88可以小于不具有沟道136的SiC CB二极管(例如SiC CB二极管82)的JBS注入区84的厚度88。例如，在一些实施例中，SiC CB层二极管132的JBS注入区84的厚度88可以在大约0.1μm到大约5μm之间，在大约0.2μm到大约4μm之间，或者在大约0.3μm到大约2μm之间。
图7A-E示出了图6的SiC CB二极管132在制造的示例方法期间的各个阶段的横截面图。如图7A中所示，示例方法可以通过在最上面的SiC CB层14B之上形成上SiC外延层16开始。应当认识到，可以通过执行图2A-2E中图示的步骤，形成图7A中图示的结构。随后，如图7B中图示，通过蚀刻到上SiC外延层16的顶表面144中(例如去除其部分)，可以在上SiC外延层16中形成沟道136。接着，如图7C中图示，可以使用离子注入在上SiC外延层16中形成JBS注入区84。如所示的，在一些实施例中，每个JBS注入区84可以直接形成在沟道136下方。在某些实施例中，JBS注入区84可以在形成沟道136之前形成于上SiC外延层16中。例如，在一些实施例中，沟道136可以蚀刻到JBS注入区84中。
接着，如图7D中图示，肖特基接触18设置在上SiC外延层16的顶表面144上，并进入沟道136中。具体而言，肖特基接触18填充沟道136。此外，如所示的，肖特基接触18在沟道136中的部分可以接触JBS注入区84的顶表面146。随后，如图7E中图示，可以执行标准器件处理步骤(例如包括形成如图7中图示的顶接触22和底接触24)以产生SiC CB二极管132。
相对于CB层14中的埋入区26，JBS注入区84可以具有任何适合的对齐或定向。例如，图8图示了SiC CB二极管152的有源区150的实施例的自顶向下视图，SiC CB二极管152包括多个JBS注入区84和多个埋入区26。在图8中，JBS注入区84由实线图示，及埋入区26由虚线图示，原因是埋入区26设置在底层CB层14中的JBS注入区84下方。应当认识到，一个或多个JBS注入区84和/或沟道136可以相对于底层埋入区26对齐或不对齐。例如，一个或多个JBS注入区84可以相对于一个或多个埋入区26平行地、垂直地或者以一角度(例如在0到90度之间)定向。此外，一个或多个JBS注入区84可以包围(例如覆盖)一个或多个埋入区26的全部、一个或多个埋入区26的一部分或者没有一个埋入区26。
在图示的实施例中，SiC CB二极管152包括与多个埋入区26的一个或多个第一埋入区156对齐的第一JBS注入区154。如所示的，第一JBS注入区154的轴线158(例如水平地或者沿x轴线延伸)可以与一个或多个第一埋入区156的轴线160平行(例如水平地延伸或者沿x轴线)。此外，第一JBS注入区154包围(例如在自顶向下视图中覆盖或重叠)一个或多个第一埋入区156的部分。此外，在图示的实施例中，SiC CB二极管152包括第二和第三JBS注入区162和164，第二和第三JBS注入区162和164关于多个埋入区26不对齐。如所示的，第二JBS注入区162部分地包围(例如在自顶向下视图中覆盖或重叠)多个埋入区26的一个或多个第二埋入区166。此外，第二JBS注入区162的轴线168(例如水平地或者沿x轴线延伸)可以与一个或多个第二埋入区166的轴线170(例如水平地或者沿x轴线延伸)平行和偏置(例如大约0.1μm到大约10μm的范围)。在一些实施例中，如所示的，第三JBS注入区164可以不包围(例如在自顶向下视图中覆盖或重叠)多个埋入区26的任何埋入区26。应当认识到，第一、第二和第三JBS注入区154、162和164是多个JBS注入区84的可能布置的示例，且在某些实施例中如图8中所示可以不被组合。
另外，JBS注入区84可以是连续的(例如水平连续的)和/或不连续的(例如水平不连续或分段的)。例如，如所示的，第一和第二JBS注入区154和162可以是连续的(例如沿x轴线连续的)，且第三JBS注入区164可以是不连续的(沿x轴线不连续的或者沿x轴线分段的)。具体而言，第三JBS注入区164可包括多个注入区段172(例如JBS区段或者JBS注入区段)。注入区段172可以各自具有特定长度174和特定间隔176。在一些实施例中，两个或更多个注入区段172的长度174和/或间隔176可以相同或不同。与不包括分段的注入区的SiC CB二极管相比，第三JBS注入区164的注入区段172之间的间隔176可以提高有源区150的导电肖特基面积和SiC CB二极管152的电流额定值。在某些实施例中，注入区段172的间隔176可以在大约1μm到大约5μm之间。
在一些实施例中，一个或多个JBS注入区84可以关于一个或多个埋入区26成角度。例如，图9图示了SiC CB二极管182的有源区180的实施例的自顶向下视图，SiC CB二极管182包括多个JBS注入区84和多个埋入区26。在图9中，埋入区26由虚线图示，原因是埋入区26设置在底层CB层14中。具体而言，在图示的实施例中，SiCCB二极管182包括与多个埋入区26成角度的第一JBS注入区184。即，JBS注入区184的轴线186(例如水平地或者沿x轴线和y轴线延伸)与一个或多个第一埋入区190的轴线188(例如水平地或者沿x轴线延伸)不平行。如图示的，轴线186与轴线188偏置角度192。在某些实施例中，角度192可以在大约1度到大约89度之间，在大约20度到60度之间，在大约30度到大约50度之间或者任何其它适合的范围。
本发明的技术效果包括降低开关损耗和泄露电流并提高CB二极管的开关速度的CB二极管设计，而不会实质增大导通电阻或者减小击穿电压。具体而言，所公开的CB二极管包括CB层，CB层具有为n型或p型掺杂的埋入区，埋入区重塑CB二极管的有源区中的电场，以实现低传导损耗和高击穿电压，同时仍保持相对简单的制造过程。此外，在某些实施例中，所公开的CB二极管包括为n型或p型掺杂的JBS注入区，JBS注入区与设置在CB二极管的上外延层上的肖特基接触接触。JBS注入区重塑CB二极管的上外延层中的电场，以实现降低的泄露电流和高开关速度，而不明显地增大导通电阻或者减小CB二极管的击穿电压。因此，与具有相同电流/电压额定值的现有二极管相比，所公开的CB二极管实现提高的开关速度和降低的开关损耗和泄露电流。
本书面描述使用示例来公开本发明，包括最佳模式，并且还使所属领域的技术人员能够实践本发明，包括制造和使用任何装置或系统以及执行任何所并入的方法。本发明的可获专利的范围由权利要求书限定，且可包括所属领域的技术人员所想到的其它示例。如果此类其它示例具有并非不同于权利要求书的字面语言的结构元件，或如果它们包括与权利要求书的字面语言无实质差异的等效结构元件，那么它们意图在权利要求书的范围内。

Claims (25)

1.一种电荷平衡(CB)二极管，包括：
有源区，其包括：
一个或多个电荷平衡(CB)层，其中，每个CB层包括：
具有第一导电类型的外延层；以及
在所述外延层中注入的具有第二导电类型的多个埋入区，其中，所述多个埋入区和所述外延层均被配置成基本上耗尽，以在反向偏置施加至所述CB二极管时提供来自离子化掺杂剂的基本上等量的电荷；以及
具有所述第一导电类型的上外延层，其中，所述上外延层邻近所述一个或多个CB层的最上面的CB层设置，并且其中，所述上外延层包括具有所述第二导电类型的多个结势垒肖特基(JBS)注入区；以及
邻近所述上外延层设置以形成肖特基结的肖特基接触，其中，所述肖特基接触由金属或多晶硅形成，并且其中，所述肖特基接触邻近所述多个JBS注入区设置。
2.根据权利要求1所述的CB二极管，其中，所述肖特基接触由钛或镍形成。
3.根据权利要求1所述的CB二极管，其中，所述肖特基接触由具有所述第一导电类型的多晶硅形成。
4.根据权利要求1所述的CB二极管，其中，所述CB二极管包括结势垒肖特基(JBS)二极管或合并PiN肖特基(MPS)二极管。
5.根据权利要求1所述的CB二极管，其中，所述多个JBS注入区的层层掺杂浓度在大约1x1013cm-2到大约2x1016cm-2之间。
6.根据权利要求1所述的CB二极管，其中，相邻JBS注入区之间的间隔在大约1μm到大约10μm之间。
7.根据权利要求6所述的CB二极管，其中，所述间隔在大约2μm到大约5μm之间。
8.根据权利要求1所述的CB二极管，其中，所述多个JBS注入区的至少一个JBS注入区与所述多个埋入区不对齐。
9.根据权利要求1所述的CB二极管，其中，所述多个JBS注入区的至少一个JBS注入区具有第一形状，以及所述多个埋入区的至少一个埋入区具有与所述第一形状不同的第二形状。
10.根据权利要求1所述的CB二极管，其中，所述多个JBS注入区的至少一个JBS注入区的轴线与所述多个埋入区的至少一个埋入区的轴线不平行。
11.根据权利要求1所述的CB二极管，其中，所述多个JBS注入区的每个JBS注入区包括可变掺杂分布。
12.根据权利要求11所述的CB二极管，其中，所述可变掺杂分布包括线性函数、步进函数、单调函数或层掺杂的正态分布。
13.根据权利要求1所述的CB二极管，其中，所述上外延层包括多个沟道，其中，所述多个沟道的每个沟道从所述上外延层的顶表面延伸到所述多个JBS注入区的一个JBS注入区的顶表面，并且其中，所述肖特基接触延伸到所述多个沟道中，并邻近所述多个JBS注入区的每个JBS注入区的顶表面设置。
14.根据权利要求13所述的CB二极管，其中，所述多个沟道的至少一个沟道的深度在大约0.1μm到大约5μm之间。
15.根据权利要求13所述的CB二极管，其中，所述多个沟道的至少一个沟道与所述多个埋入区不对齐。
16.一种电荷平衡(CB)二极管，包括：
一个或多个电荷平衡(CB)层，其中，每个CB层包括：
具有第一导电类型的外延层；以及
在所述外延层中注入的具有第二导电类型的多个埋入区，其中，所述多个埋入区的每个埋入区的厚度比所述外延层的厚度小；
具有所述第一导电类型并设置在所述一个或多个CB层之上的上外延层，其中，所述上外延层包括具有所述第二导电类型的多个结势垒肖特基(JBS)注入区，并且其中，所述多个JBS注入区的每个JBS注入区的厚度比所述上外延层的厚度小；以及
设置在所述上外延层之上的肖特基接触，其中，所述肖特基接触邻近所述多个JBS注入区设置。
17.根据权利要求16所述的CB二极管，其中，所述肖特基接触由具有所述第一导电类型的钛、镍或多晶硅形成。
18.根据权利要求16所述的CB二极管，其中，所述多个埋入区的有效层掺杂浓度小于或等于1.1x1013cm-2，并且其中，所述多个JBS注入区的层掺杂浓度在大约1x1013cm-2到大约2x1016cm-2之间。
19.根据权利要求16所述的CB二极管，其中，所述多个注入区的相邻JBS注入区之间的间隔在大约1μm到大约5μm之间。
20.根据权利要求16所述的CB二极管，其中，所述多个注入区的每个JBS注入区包括可变掺杂分布，使得每个JBS注入区的掺杂剂浓度增大到相应JBS注入区的深度中。
21.根据权利要求16所述的CB二极管，其中，所述上外延层包括形成于所述上外延层的顶表面中的多个沟道，其中，所述肖特基接触邻近所述上外延层的顶表面设置，并延伸到所述多个沟道的每个沟道中，以接触所述多个注入区的每个JBS注入区的顶表面，并且其中，所述多个沟道的至少一个沟道的深度在大约0.3μm到大约2μm之间。
22.一种制造电荷平衡(CB)二极管的方法，包括：
在衬底层之上形成具有第一导电类型的第一外延层；
将具有第二导电类型的第一多个埋入区注入到所述第一外延层中，以形成第一电荷平衡(CB)层；
在所述第一CB层上方形成具有所述第一导电类型的上外延层；
将具有所述第二导电类型的多个结势垒肖特基(JBS)注入区注入到所述上外延层中，其中，所述多个JBS注入区的层掺杂浓度在大约1x1013cm-2到大约2x1016cm-2之间；以及
在所述上外延层和所述多个JBS注入区之上并邻近所述上外延层和所述多个JBS注入区沉积肖特基接触。
23.根据权利要求22所述的方法，包括在形成所述上外延层之前，在所述第一外延层之上形成具有所述第一导电类型的第二外延层，并将具有所述第二导电类型的第二多个埋入区注入到所述第二外延层中，以形成第二CB层。
24.根据权利要求22所述的方法，包括在将所述多个JBS注入区注入到所述上外延层之前，将多个沟道蚀刻到所述上外延层中，并且其中，注入所述多个JBS注入区包括在所述多个沟道的一个沟道下面所述上外延层中注入所述多个注入区的每个注入区。
25.根据权利要求22所述的方法，其中，注入所述多个JBS注入区的每个JBS注入区包括对于每个JBS注入区使用两个或更多个注入剂量。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129115A (zh) * 2019-12-26 2020-05-08 浙江大学 一种垂直型功率器件及其势垒调制方法
CN111129116A (zh) * 2019-12-26 2020-05-08 浙江大学 一种iii-v族氮化物功率器件
CN112993008A (zh) * 2019-12-13 2021-06-18 南通尚阳通集成电路有限公司 电荷平衡器件及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110226236B (zh) * 2017-01-25 2022-08-30 罗姆股份有限公司 半导体装置
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
SE542709C2 (en) * 2018-05-22 2020-06-30 Ascatron Ab Buried grid with shield in a wide band gap material
US11056586B2 (en) 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
US10937869B2 (en) 2018-09-28 2021-03-02 General Electric Company Systems and methods of masking during high-energy implantation when fabricating wide band gap semiconductor devices
US10957759B2 (en) 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
CN110212015A (zh) * 2019-04-30 2019-09-06 上海功成半导体科技有限公司 超结器件结构及其制备方法
CN111370469A (zh) * 2020-04-30 2020-07-03 上海华虹宏力半导体制造有限公司 超级结器件结构及其制造方法
KR102335550B1 (ko) * 2020-05-06 2021-12-08 파워큐브세미 (주) 멀티에피를 활용하여 러기드니스가 강화된 실리콘카바이드 정션 배리어 쇼트키 다이오드
IT202100002336A1 (it) * 2021-02-03 2022-08-03 St Microelectronics Srl Dispositivo elettronico a conduzione verticale comprendente un diodo jbs e relativo procedimento di fabbricazione

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101223647A (zh) * 2005-05-11 2008-07-16 克里公司 具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管
CN101221989A (zh) * 2007-01-11 2008-07-16 株式会社东芝 SiC肖特基势垒半导体器件
CN102222701A (zh) * 2011-06-23 2011-10-19 哈尔滨工程大学 一种沟槽结构肖特基器件
JP2014017326A (ja) * 2012-07-06 2014-01-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2015207723A (ja) * 2014-04-23 2015-11-19 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1035294C (zh) * 1993-10-29 1997-06-25 电子科技大学 具有异形掺杂岛的半导体器件耐压层
FR2807569B1 (fr) * 2000-04-10 2004-08-27 Centre Nat Rech Scient Perfectionnement apportes aux diodes schottky
US7397102B2 (en) 2005-04-20 2008-07-08 Taurus Micropower, Inc. Junction barrier schottky with low forward drop and improved reverse block voltage
US7436022B2 (en) 2005-02-11 2008-10-14 Alpha & Omega Semiconductors, Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US20070228505A1 (en) 2006-04-04 2007-10-04 Mazzola Michael S Junction barrier schottky rectifiers having epitaxially grown p+-n junctions and methods of making
US20090179297A1 (en) 2008-01-16 2009-07-16 Northrop Grumman Systems Corporation Junction barrier schottky diode with highly-doped channel region and methods
US20090224354A1 (en) 2008-03-05 2009-09-10 Cree, Inc. Junction barrier schottky diode with submicron channels
JP5449786B2 (ja) * 2009-01-15 2014-03-19 昭和電工株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP2013030618A (ja) * 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
EP2754182B1 (en) * 2011-09-09 2020-08-19 Cree, Inc. Method of fabricating a heterojunction jbs diode with non-implanted barrier regions
KR20130049919A (ko) * 2011-11-07 2013-05-15 현대자동차주식회사 실리콘카바이드 쇼트키 배리어 다이오드 소자 및 이의 제조 방법
US8969994B2 (en) 2012-08-14 2015-03-03 Avogy, Inc. Method of fabricating a gallium nitride merged P-i-N Schottky (MPS) diode by regrowth and etch back
JP5811977B2 (ja) * 2012-09-18 2015-11-11 株式会社デンソー 炭化珪素半導体装置
JP2014127573A (ja) * 2012-12-26 2014-07-07 Rohm Co Ltd 半導体装置
US9257511B2 (en) * 2013-03-26 2016-02-09 Infineon Technologies Ag Silicon carbide device and a method for forming a silicon carbide device
JP6237336B2 (ja) 2014-02-27 2017-11-29 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP6287377B2 (ja) 2014-03-11 2018-03-07 住友電気工業株式会社 ワイドバンドギャップ半導体装置
EP3038162B1 (en) * 2014-12-24 2019-09-04 ABB Schweiz AG Junction barrier Schottky rectifier
US9735237B2 (en) * 2015-06-26 2017-08-15 General Electric Company Active area designs for silicon carbide super-junction power devices
EP4379808A2 (en) 2015-12-15 2024-06-05 General Electric Company Edge termination designs for silicon carbide super-junction power devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101223647A (zh) * 2005-05-11 2008-07-16 克里公司 具有抑制的少数载流子注入的碳化硅结势垒肖特基二极管
CN101221989A (zh) * 2007-01-11 2008-07-16 株式会社东芝 SiC肖特基势垒半导体器件
CN102222701A (zh) * 2011-06-23 2011-10-19 哈尔滨工程大学 一种沟槽结构肖特基器件
JP2014017326A (ja) * 2012-07-06 2014-01-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2015207723A (ja) * 2014-04-23 2015-11-19 三菱電機株式会社 炭化珪素半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112993008A (zh) * 2019-12-13 2021-06-18 南通尚阳通集成电路有限公司 电荷平衡器件及其制造方法
CN111129115A (zh) * 2019-12-26 2020-05-08 浙江大学 一种垂直型功率器件及其势垒调制方法
CN111129116A (zh) * 2019-12-26 2020-05-08 浙江大学 一种iii-v族氮化物功率器件

Also Published As

Publication number Publication date
EP3479414A1 (en) 2019-05-08
JP7206029B2 (ja) 2023-01-17
JP2019525457A (ja) 2019-09-05
WO2018005746A1 (en) 2018-01-04
US9704949B1 (en) 2017-07-11

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Application publication date: 20190416

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