CN110034121A - 形成集成电路阱结构的方法 - Google Patents

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Abstract

形成集成电路的一部分的方法包含：形成具有开口且暴露半导体材料的表面的经图案化掩模；穿过所述开口在所述半导体材料的第一层级处形成第一经掺杂区域；及各向同性地移除所述经图案化掩模的一部分以增加所述开口的宽度。所述方法进一步包含：在各向同性地移除所述经图案化掩模的所述部分之后穿过所述开口在所述半导体区域的第二层级处形成第二经掺杂区域，其中所述第二层级比所述第一层级更靠近于所述半导体材料的所述表面。

Description

形成集成电路阱结构的方法
相关申请案
本申请案主张2017年12月29日提出申请且标题为“形成集成电路阱结构的方法”的第62/611,694号美国临时专利申请案的权益，所述美国临时专利申请案共同让与且全文以引用方式并入本文中。
技术领域
本发明一般来说涉及集成电路，且特定来说，在一或多个实施例中，本发明涉及形成集成电路阱结构及含有此些阱结构的存储器的方法。
背景技术
集成电路装置遍及宽广范围的电子装置。一个特定类型包含存储器装置，时常地简 称为存储器。存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电 路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于各种各样的电子应用的非易失性存储器的普遍来源。快闪 存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)进行编程(其通常称为写入)或其它物理现象(例如，相变或极化)而发生的存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交 通工具、无线装置、移动电话及可抽换式存储器模块，且非易失性存储器的用途不断扩 大。
NAND快闪存储器为快闪存储器装置的常见类型，因此称为布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得阵列的行的每一 存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列的列包含在一对选择 栅极(例如，源极选择晶体管与漏极选择晶体管)之间串联连接在一起的存储器单元串(通 常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接 到数据线，例如列位线。已知在存储器单元串与源极之间及/或在存储器单元串与数据线 之间使用一个以上选择栅极的变化。
为了使存储器制造商保持有竞争性的，存储器设计者不断地努力增加存储器装置的 密度。增加存储器装置的密度通常涉及减小电路元件之间的间距。然而，电路元件的经减小间距可阻碍邻近电路元件的有效隔离。
发明内容
附图说明
图1是根据实施例的作为电子系统的一部分与处理器通信的存储器的简化框图。
图2A到2B是如可在参考图1所描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3描绘相关集成电路结构。
图4A到4H描绘根据实施例的在各种制作阶段期间的集成电路结构。
图5A是如可在参考图1所描述的类型的存储器装置中使用的存储器单元阵列的一部分的示意图。
图5B是形成于图4F到4H的集成电路结构的一部分上的图5A的块选择晶体管的 横截面视图。
图6是根据实施例的形成集成电路装置的一部分的方法的流程图。
图7是根据实施例的形成集成电路装置的一部分的方法的流程图。
图8是根据实施例的形成集成电路装置的一部分的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本发明的一部分的附图，且在附图中以图解说明的方 式展示特定实施例。在图式中，相似参考编号遍及数个视图描述基本上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此， 不应在限制意义上理解以下详细描述。
本文中所使用的术语“半导体”可以是指(举例来说)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂半导体、由基底半导体结构支撑的硅 的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中 参考参考半导体时，可已利用先前过程步骤来形成基底半导体结构中的区域/接面，且术 语半导体可包含含有此些区域/接面的下伏层。
如本文中所使用的术语“导电的(conductive)”以及其各种相关形式(例如，导电(conduct)、导电地(conductively)、导电(conducting)、导电(conduction)、导电性(conductivity) 等)是指导电的(electrically conductive)，除非上下文另有表现。类似地，如本文中所使用 的术语“连接(connecting)”以及其各种相关形式(例如，连接(connect)、连接(connected)、 连接(connection)等)是指电连接(electricallyconnecting)，除非上下文另有表现。
图1是根据实施例的作为第三设备(呈电子系统的形式)的一部分与第二设备(例如， 呈处理器130的形式)通信的呈存储器(例如，存储器装置)100的形式的第一设备(例如， 集成电路装置)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、 数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话及类似物。处理器130(例如，在存储器装置100外部的控制器)可为存储器控制器 或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(共同称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(共同称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分 的存储器单元(图1中未展示)能够经编程到至少两个数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理 命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输 出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110通信以 在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通 信以锁存传入命令。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生外部处理器130的状态信息，即，控制逻辑116经配置以根 据本文中所描述的实施例执行存取操作(例如，读取操作、编程操作及/或擦除操作)及其 它操作。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行 解码电路108及列解码电路110。
控制逻辑116还可与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118如由控制逻辑116所指导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写 入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，将数据从高 速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着 将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期 间，将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理 器130；接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存 器122与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用 WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的性质，可经由控制链路 132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出 (I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信 号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接 收命令且可将所述命令写入到命令寄存器124中。可在I/O控制电路112处经由I/O总 线134的输入/输出(I/O)引脚[7:0]接收地址且可将所述地址写入到地址寄存器114中。可 在I/O控制电路112处经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出 (I/O)引脚[15:0]接收数据且可将所述数据写入到高速缓冲存储器寄存器118中。随后可 将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可 省略高速缓冲存储器寄存器118，且可将数据直接写入到数据寄存器120中。还可经由 8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。I/O 总线134可进一步包含可为数据输入及输出提供同步参考的互补数据选通DQS及 DQSN。尽管可参考I/O引脚，但其可包含提供外部装置(例如，处理器130)与存储器装 置100的电连接的任何导电节点，例如常用的导电垫或导电凸块。
所属领域的技术人员将了解，可提供额外电路及信号，且图1的存储器装置100已经简化。应认识到，可不必将参考图1所描述的各种块组件的功能性隔离成集成电路装 置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行 图1的一个以上块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件 部分以执行图1的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用其它组合或数目的I/O引脚。
图2A是如可在参考图1所描述的类型的存储器中使用(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200A的一部分的示意图。存储器阵列200A包含例如 字线2020到202N的存取线及例如位线2040到204M的数据线。字线202可以多对一关 系连接到全局存取线(例如，全局字线)，图2A中未展示。对于一些实施例，存储器阵 列200A可形成于半导体上方，所述半导体(举例来说)可以导电方式经掺杂以具有例如p 型导电性(例如，用以形成p阱)或n型导电性(例如，用以形成n阱)的导电类型。
存储器阵列200A可布置成行(每一者对应于字线202)及列(每一者对应于位线204)。 每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)的串，例如NAND串 2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性 存储器单元。每一NAND串206的存储器单元208可串联连接于选择栅极210(例如， 场效晶体管)(例如选择栅极2100到210M(例如，其可为源极选择晶体管，共同称为选择 栅极源极)中的一者)与选择栅极212(例如，场效晶体管)(例如选择栅极2120到212M(例 如，其可为漏极选择晶体管，共同称为选择栅极漏极)中的一者)之间。选择栅极2100到 210M可共同连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同 连接到选择线215，例如漏极选择线(SGD)。尽管经描绘为传统场效晶体管，但选择栅 极210及212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210及212 可表示串联连接的多个选择栅极，其中每一选择栅极经串联配置以接收相同或独立控制 信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对 应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以将对应NAND 串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择 栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可 连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接 到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以将对应 NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选 择线215。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂 直于含有共同源极216的平面且垂直于含有多个位线204的平面(可基本上平行于含有共 同源极216的平面)而延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压 的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)，及控制栅极236，如图2A 中所展示。数据存储结构234可包含导电结构及电介质结构两者，而控制栅极236一般 由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极/ 漏极(例如，源极)230及经界定源极/漏极(例如，漏极)232。存储器单元208使其控制 栅极236连接到(且在一些情形中形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的NAND串206或多个 NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。 存储器单元208的行可但不需要包含共同连接到给定字线202的所有存储器单元208。 存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器 单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例 来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、 2044等)的存储器单元208可为一个存储器单元208(例如，偶数存储器单元)物理页，而 共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等) 的存储器单元208可为另一存储器单元208(例如，奇数存储器单元)物理页。尽管图2A 中未明确描绘位线2043到2045，但从图明了，存储器单元阵列200A的位线204可从位 线2040到位线204M连续地编号。共同连接到给定字线202的存储器单元208的其它分 组还可界定存储器单元208物理页。对于特定存储器装置，共同连接到给定字线的所有 存储器单元可被视为存储器单元物理页。在单个读取操作期间读取或在单个编程操作期 间编程的存储器单元物理页(在一些实施例中，其仍可为整个行)的部分(例如，上部或下 部存储器单元页)可被视为存储器单元逻辑页。存储器单元块可包含经配置以共同经擦除 的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字 线202的所有NAND串206)。除非明确区分，否则本文中对存储器单元页的提及是指 存储器单元逻辑页的存储器单元。
图2B是如可在参考图1所描述的类型的存储器中使用(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200B的一部分的另一示意图。图2B中的相似编号的 元件对应于如关于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的一个 实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构， 其中柱的一部分可用作NAND串206的存储器单元的沟道区域。NAND串206可通过 选择晶体管212(例如，其可为漏极选择晶体管，共同称为选择栅极漏极)各自选择性地 连接到位线2040到204M且通过选择晶体管210(例如，其可为源极选择晶体管，共同称 为选择栅极源极)连接到共同源极216。多个NAND串206可选择性地连接到相同位线 204。NAND串206的子集可通过将选择线2150到215K偏置以选择性地激活各自位于 NAND串206与位线204之间的特定选择晶体管212而连接到其相应位线204。可通过 将选择线214偏置而激活选择晶体管210。每一字线202可连接到存储器阵列200B的 多个存储器单元行。通过特定字线202彼此共同连接的存储器单元行可共同称为层面。
各种电路元件可形成于变化类型及导电水平的阱结构上。图3描绘证明两个邻近阱 结构及其限制的相关集成电路结构。一般来说，阱结构可在半导体材料340中由一或多个半导体材料区域(例如，经掺杂区域)346形成。半导体材料区域346中的一者(例如，3460)通常形成于半导体材料区域338上方，且通常与半导体材料区域338接触。半导体 材料区域338可具有导电类型，例如n型导电性。半导体材料区域346(例如，每一半导 体材料区域3460到3462)可具有与半导体材料区域338的导电类型相同的导电类型，例 如n型导电性。半导体材料340可具有与半导体材料338的导电类型不同(例如，相反) 的导电类型，例如p型导电性。以组合形式，半导体材料区域3460到3462与半导体材 料区域338形成通常称为盆部的连续结构。半导体材料340在与半导体材料区域338接 触的半导体材料区域3460到3462的两个堆叠之间(例如，在盆部内)的经封围部分可表示 具有与半导体材料区域346的阱结构不同的导电类型的阱。
可通过将掺杂剂物质植入到半导体材料340中而形成半导体材料区域346中的每一 者。如此项技术中很好地理解，此植入一般涉及针对半导体材料340的表面的离子加速。为产生n型导电性，掺杂剂物质可包含砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。 为产生p型导电性，掺杂剂物质可包含硼(B)或另一p型杂质的离子。
可以不同植入能级形成半导体材料区域346中的每一者。较高植入能级一般可导致 给定掺杂剂物质的较深经掺杂区域。举例来说，半导体材料区域3460可以第一植入能级来形成，半导体材料区域3461可以小于第一植入能级的第二植入能级来形成，且半导体 材料区域3462可以小于第二植入能级的第三植入能级来形成。可(例如)通过(例如)以比 用于半导体材料区域3460到3462中的任一者高的植入能级将掺杂剂物质植入到半导体 材料340中而类似地形成半导体材料区域338。
虽然较高能量植入一般在给定掺杂剂物质的较深层级(例如，距半导体材料340的表 面较远)处形成经掺杂区域，但其还可导致经增加掺杂剂迁移或分散水平，使得区域3460可比区域3461宽，区域3461可比区域3462宽。随着邻近阱结构之间的间距窄化，隔离 特性可减少且可导致邻近阱结构之间的穿通或击穿。各种实施例可缓解多层级阱结构的 经掺杂区域的此加宽。各种实施例可力图形成具有垂直或退化轮廓的阱结构。
图4A到4H描绘根据实施例的在各种制作阶段期间的集成电路结构。图4A描绘在半导体材料区域438上方的半导体材料440。半导体材料438及440可各自包括硅(例如 单晶硅)或其它半导体材料。半导体材料440可具有与半导体材料438的导电类型不同(例 如，相反)的导电类型。举例来说，半导体材料438可具有第一导电类型(例如，n型导 电性)且半导体材料440可具有第二导电类型(例如，p型导电性)。可通过将掺杂剂物质(例 如，一或多个掺杂剂物质)植入到半导体材料440中而形成半导体材料区域438。替代地， 可在半导体材料438上方且继形成半导体材料438之后(例如)通过外延生长、化学气相 沉积、物理气相沉积等形成半导体材料440。
可在半导体材料440上方形成经图案化掩模4420。经图案化掩模4420可具有暴露半导体材料440的一部分且具有宽度4480的开口4540。经图案化掩模4420可进一步具有 厚度4500。作为一个实例，厚度4500可为3到4μm，例如，3.3μm。经图案化掩模4420可表示经图案化光致抗蚀剂材料或经配置以阻碍(例如，阻挡)掺杂剂物质的植入的任何 其它材料。
光学光刻过程通常用于在集成电路制作中界定所要图案。在光学光刻过程中，可在 过程中装置的表面上形成光致抗蚀剂层。所述光致抗蚀剂层可含有光敏聚合物，在暴露于光或其它电磁辐射之后即刻更改所述光敏聚合物的移除容易度。为界定图案，光致抗 蚀剂层可选择性地暴露于辐射且接着经显影以暴露下伏层的部分。在正性抗蚀剂系统 中，使暴露于辐射的光致抗蚀剂层的部分光溶解且光学光刻掩模经设计以阻挡来自在显 影之后保留的光致抗蚀剂层的那些部分的辐射。在负性抗蚀剂系统中，使暴露于辐射的 光致抗蚀剂层的部分光聚合且光学光刻掩模经设计以阻挡来自待通过显影来移除的光 致抗蚀剂层的那些部分的辐射。
在图4B中，可穿过开口4540将掺杂剂物质加速(例如，植入)到半导体材料440中。举例来说，离子束4440可针对半导体材料440的表面以形成可与半导体材料区域438接 触的半导体材料区域4460。半导体材料区域4460可具有第一导电类型。尽管半导体材料 区域4460经描绘为具有矩形轮廓，但所属领域的技术人员将认识到，轮廓形状在本质上 一般可为更无定形的。可在半导体材料440内的第一层级处形成半导体材料区域4460， 半导体材料区域4460从距半导体材料440的表面的第一深度4520(例如，与半导体材料 区域438接触)标称地延伸(例如，延伸)到距半导体材料440的表面的第二深度4521(例 如，到至少第二深度4521)。
在图4C中，图4A到4B的经图案化掩模4420经受各向同性移除过程(例如各向同 性湿式蚀刻、各向同性干式等离子体蚀刻、干式剥离等离子体清洁等)以形成经图案化掩 模4421。经图案化掩模4421可具有暴露半导体材料440的一部分且具有宽度4481的开 口4541。经图案化掩模4421可进一步具有厚度4501。各向同性移除过程一般在所有接 触方向上移除材料(例如，均匀地)，例如，减小所移除的表面材料的厚度且加宽开口。 因此，宽度4481可比宽度4480大(例如，宽)，而厚度4501可比厚度4500小(例如，窄)。 作为一个实例，厚度4501可为1.5到2.5μm，例如，2μm。
在图4D中，可穿过开口4541将掺杂剂物质加速(例如，植入)到半导体材料440中。举例来说，离子束4441可针对半导体材料440的表面以形成可与半导体材料区域4460接触的半导体材料区域4461。半导体材料区域4461可具有第一导电类型。尽管半导体材 料区域4461经描绘为具有矩形轮廓，但所属领域的技术人员将认识到，轮廓形状在本质 上一般可为更无定形的。可在半导体材料440内的第二层级处形成半导体材料区域4461， 半导体材料区域4461从第二深度4521(例如，从至少第二深度4521)标称地延伸(例如， 延伸)到距半导体材料440的表面的第三深度4522(例如，到至少第三深度4522)。
用于形成半导体材料区域4461的掺杂剂物质可相同于或不同于用于形成半导体材 料区域4460的掺杂剂物质，同时具有相同导电类型。举例来说，用于形成半导体材料区域4460及半导体材料区域4461的掺杂剂物质可两者均为磷以形成n型导电性的区域。 替代地，用于形成半导体材料区域4460的掺杂剂物质可为磷以形成n型导电性的区域， 而用于形成半导体材料区域4461的掺杂剂物质可为砷以同样形成n型导电性的区域。
在图4E中，图4C到4D的经图案化掩模4421经受各向同性移除过程(例如各向同 性湿式蚀刻、各向同性干式等离子体蚀刻、干式剥离等离子体清洁等)以形成经图案化掩 模4422。经图案化掩模4422可具有暴露半导体材料440的一部分且具有宽度4482的开 口4542。经图案化掩模4422可进一步具有厚度4502。宽度4482可比宽度4481大(例如， 宽)，而厚度4502可比厚度4501小(例如，窄)。作为一个实例，厚度4502可为0.5到1.0 μm，例如，0.8μm。
在图4F中，可穿过开口4542将掺杂剂物质加速(例如，植入)到半导体材料440中。举例来说，离子束4442可针对半导体材料440的表面以形成可与半导体材料区域4461接触的半导体材料区域4462。半导体材料区域4462可具有第一导电类型。尽管半导体材 料区域4462经描绘为具有矩形轮廓，但所属领域的技术人员将认识到，轮廓形状在本质 上一般可为更无定形的。可在半导体材料440内的第三层级处形成半导体材料区域4462， 半导体材料区域4462从第三深度4522(例如，从至少第三深度4522)标称地延伸(例如， 延伸)到距半导体材料440的表面的第四深度4523(其可与半导体材料440的表面一致)。 用于形成半导体材料区域4462的掺杂剂物质可相同于或不同于用于形成半导体材料区 域4461的掺杂剂物质，同时具有相同导电类型。
虽然图4A到4F描绘了半导体材料区域446的单个堆叠的阱结构，但此些阱结构通常将用于形成盆部，例如，在具有第一导电类型的材料的盆部内封围具有第二导电类型 的半导体材料440的一部分(例如，阱)。图4G到4H各自描绘通过具有第一导电类型的 半导体材料区域438及446与半导体材料440的邻近部分隔离的在半导体材料440的一 部分中的阱456。通过在于邻近层级处形成半导体材料区域446之间利用经图案化掩模 的各向同性移除，可产生半导体材料区域446的大体垂直轮廓，例如图4G中所描绘， 其中每一所得半导体材料区域的宽度为类似的(例如，相同的)。另外，由于穿通风险在 半导体材料区域446的较低层级处可更严重，因此可产生半导体材料区域446的退化轮 廓，例如图4H中所描绘，以便(例如)通过减少在较低层级处的半导体材料区域446的 所得宽度而增加在较低层级处的邻近半导体材料区域446之间的间距，而不影响在半导 体材料440的表面附近(例如，处)的邻近半导体材料区域之间的间距。虽然在一个层级(例 如，针对距半导体材料440的表面的对应深度范围)处形成的每一半导体材料区域446 在图4H中经描绘为比在较低层级(例如，针对距半导体材料440的表面较远的不同对应 深度范围)处形成的每一半导体材料区域446宽，但可使用其它选项。举例来说，半导体 材料区域4461及4462可具有类似宽度，例如参考图4G所展示及描述，且半导体材料区 域4460可具有比半导体材料区域4461的宽度小的宽度，例如参考图4H所展示及描述。
通过将所要掺杂剂物质在半导体材料440的不同层级处的植入表征为可在实验上、 凭经验地或通过模拟来确定，可针对每一所要层级确定开口454的所要宽度以产生所要 轮廓。类似地，通过将经图案化掩模442的各向同性移除表征为可在实验上、凭经验地或通过模拟来确定，可确定将准许形成开口454的后续所要宽度中的每一者同时维持足 以阻碍掺杂剂物质的植入(在不期望所述掺杂剂物质的地方)的厚度的所要初始厚度。虽 然参考图4A到4H展示且描述了半导体材料区域446的三个层级，但可根据实施例使 用半导体材料区域446的更少或更多层级。
可在半导体材料区域446(例如，半导体材料区域4462)上方对抗阱456形成不同类型的电路。举例来说，可在邻近半导体区域4462中形成p型场效晶体管(pFET)(例如， 作为用以选择存储器单元阵列的不同存储器单元块以进行存取的电路的一部分)，同时可 在阱456中形成n型场效晶体管(nFET)。图5A到5B提供在存储器中使用半导体材料区 域446的实例。
如关于图2A所提及，局部存取线(例如，字线202)可以多对一关系连接到全局存取线。图5A是如可在参考图1所描述的类型的存储器装置中使用的存储器单元阵列的一 部分的示意图，且描绘局部存取线(例如，字线202)与全局存取线(例如，全局字线502) 之间的此多对一关系。
如图5A中所描绘，多个存储器单元块562可使其局部存取线(例如，字线202)共同选择性地连接到多个全局存取线(例如，全局字线502)。存储器单元块562可包含共同 耦合到字线202的特定集合的多个NAND串206。举例来说，图2A的NAND串2060到206M或其某一部分可表示存储器单元块562。尽管图5A仅描绘存储器单元块5620及5621(块0及块1)，但额外存储器单元块562可以相似方式使其字线202共同连接到 全局字线502。类似地，尽管图5A仅描绘四个字线202，但存储器单元块562可包含更 少或更多字线202。在将图5A的结构应用于图2A到2B的阵列结构时，显然将存在N+ 1个全局字线502，即，GWL 5020到502N。
为促进对共同耦合到全局字线502的给定集合的特定存储器单元块562的存储器存 取操作，每一存储器单元块562可具有与其字线202呈一对一关系的块选择晶体管558的对应集合。用于给定存储器单元块562的块选择晶体管558集合的控制栅极可使其控 制栅极共同连接到对应块选择线560。举例来说，对于存储器单元块5620，字线20200可通过块选择晶体管55800选择性地连接到全局字线5020，字线20201可通过块选择晶体 管55801选择性地连接到全局字线5021，字线20202可通过块选择晶体管55802选择性地 连接到全局字线5022，且字线20203可通过块选择晶体管55803选择性地连接到全局字线 5023，而块选择晶体管55800到55403响应于在块选择线5600上接收的控制信号(例如， 共同控制信号)。
块选择晶体管可为高电压装置。此些切换装置可需要经增加隔离。图5B是具有控制栅极566及源极/漏极区域564的块选择晶体管558的横截面视图，其中控制栅极566 连接到块选择线560。可(例如)在移除经图案化掩模442之后在半导体材料区域446(例 如，图4F的半导体材料区域4462)中形成块选择晶体管558。对于高电压pFET，半导体 材料区域446可具有N-导电水平以提供高击穿电压，例如，大于大约30V。
图6是根据实施例的形成集成电路装置的一部分的方法的流程图。在671处，可形成具有开口且暴露半导体材料(例如，半导体材料的表面的一部分)的经图案化掩模。举 例来说，可在半导体材料的表面上方(例如，上)形成经图案化掩模。在673处，可穿过 开口在半导体材料的第一层级处形成第一经掺杂区域。在675处，可各向同性地移除经 图案化掩模的一部分以增加开口的宽度。而且在677处，接着可穿过开口在半导体材料 的第二层级处形成第二经掺杂区域。
对于一些实施例，可在半导体材料的额外层级处形成额外经掺杂区域。因此，过程可继续进行到679，其中可各向同性地移除经图案化掩模的额外部分(例如，第二部分) 以增加(例如，进一步增加)开口的宽度。随后，在681处，可穿过开口在半导体材料的 额外层级(例如，第三层级)处形成额外经掺杂区域(例如，第三经掺杂区域)。可针对一或 多个额外经掺杂半导体材料区域重复此处理。
图7是根据实施例的形成集成电路装置的一部分的方法的流程图。在781处，可形成具有开口且暴露半导体材料(例如，半导体材料的表面的一部分)的经图案化掩模。举 例来说，可在半导体材料的表面上方(例如，上)形成经图案化掩模。在783处，可穿过 开口且使用第一植入能级将第一掺杂剂物质植入于半导体材料中。举例来说，第一掺杂 剂物质可为磷且第一植入能级可为大致100KeV，例如，960KeV。
在785处，可各向同性地蚀刻经图案化掩模以增加开口的宽度。且在787处，可穿过开口且使用小于第一植入能级的第二植入能级将第二掺杂剂物质植入于半导体材料中。第二掺杂剂物质可相同于或不同于第一掺杂剂物质。第二掺杂剂物质可提供与第一 掺杂剂物质相同的导电类型。举例来说，第二掺杂剂物质可为磷且第二植入能级可为大 致300到400KeV，例如，320KeV。
对于一些实施例，可以不同植入能级植入额外经掺杂物质。因此，过程可继续进行到789，其中可再次各向同性地蚀刻经图案化掩模以增加(例如，进一步增加)开口的宽 度。在791处，可穿过开口且使用小于先前(例如，第一)植入能级的额外(例如，第二) 植入能级将额外掺杂剂物质植入于半导体材料中。额外掺杂剂物质可相同于或不同于先 前(例如，第二)掺杂剂物质。额外掺杂剂物质可提供与先前掺杂剂物质相同的导电类型。 举例来说，额外掺杂剂物质可为磷且额外植入能级可为大致100到200KeV，例如，150 KeV。可针对一或多个额外经掺杂半导体材料区域重复此处理。可响应于形成于所述半 导体材料区域中的电路的所要电性质而选择经选择用于在半导体材料的表面处植入掺 杂剂物质的植入能级。
对于一些实施例，可穿过特定宽度的开口以一个以上植入能级植入掺杂剂物质，例 如，以增加所得经掺杂半导体材料区域的深度范围。图8是根据此实施例的形成集成电路装置的一部分的方法(作为图7的方法的延伸)的流程图。举例来说，从图7的787继 续进行，可穿过开口且使用小于第二植入能级的第三植入能级将第三掺杂剂物质植入于 半导体材料中。第三掺杂剂物质可相同于或不同于第二掺杂剂物质。第三掺杂剂物质可 提供与第二掺杂剂物质相同的导电类型。举例来说，第三掺杂剂物质可为磷且第二植入 能级可为大致100到200KeV，例如，150KeV。可在各向同性地蚀刻经图案化掩模之 前以连续变小能量植入能级植入一或多个额外掺杂剂物质。过程接着可任选地继续进行 到图7的789。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，打算实 现相同目的的任何配置均可替代所展示的特定实施例。所属领域的技术人员将明了实施 例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改或变化。

Claims (20)

1.一种形成集成电路的一部分的方法，其包括：
形成具有开口且暴露半导体材料的表面的经图案化掩模；
穿过所述开口在所述半导体材料的第一层级处形成第一经掺杂区域；
各向同性地移除所述经图案化掩模的一部分以增加所述开口的宽度；及
在各向同性地移除所述经图案化掩模的所述部分之后，穿过所述开口在所述半导体区域的第二层级处形成第二经掺杂区域；
其中所述第二层级比所述第一层级更靠近于所述半导体材料的所述表面。
2.根据权利要求1所述的方法，其中形成所述经图案化掩模包括形成经图案化光致抗蚀剂材料。
3.根据权利要求1所述的方法，其中形成所述第一经掺杂区域包括将第一掺杂剂物质植入于所述半导体材料中，且其中形成所述第二经掺杂区域包括将第二掺杂剂物质植入于所述半导体材料中。
4.根据权利要求3所述的方法，其中将所述第二掺杂剂物质植入于所述半导体材料中包括植入与所述第一掺杂剂物质相同的掺杂剂物质。
5.根据权利要求3所述的方法，其中将所述第一掺杂剂物质植入于所述半导体材料中及将所述第二掺杂剂物质植入于所述半导体材料中包括使用第一植入能级将所述第一掺杂剂物质植入于所述半导体材料中及使用小于所述第一植入能级的第二植入能级将所述第二掺杂剂物质植入于所述半导体材料中。
6.根据权利要求5所述的方法，其中各向同性地移除所述经图案化掩模的所述部分以增加所述开口的所述宽度包括各向同性地蚀刻所述经图案化掩模。
7.根据权利要求1所述的方法，其中在所述半导体材料的所述第一层级处形成所述第一经掺杂区域包括在具有不同于第一导电类型的第二导电类型的所述半导体材料中形成具有所述第一导电类型的所述第一经掺杂区域。
8.根据权利要求7所述的方法，其中在具有不同于所述第一导电类型的所述第二导电类型的所述半导体材料中形成具有所述第一导电类型的所述第一经掺杂区域包括在具有与所述第一导电类型相反的所述第二导电类型的所述半导体材料中形成具有所述第一导电类型的所述第一经掺杂区域。
9.根据权利要求8所述的方法，其中在具有与所述第一导电类型相反的所述第二导电类型的所述半导体材料中形成具有所述第一导电类型的所述第一经掺杂区域包括在具有p型导电性的所述半导体材料中形成具有n型导电性的所述第一经掺杂区域。
10.根据权利要求1所述的方法，其进一步包括：
在穿过所述开口在所述半导体区域的所述第二层级处形成所述第二经掺杂区域之后，各向同性地移除所述经图案化掩模的额外部分以增加所述开口的所述宽度；及
在各向同性地移除所述经图案化掩模的所述额外部分之后，穿过所述开口在所述半导体区域的额外层级处形成额外经掺杂区域。
11.一种形成集成电路的一部分的方法，其包括：
形成具有开口且暴露半导体材料的表面的经图案化掩模；
穿过所述开口且使用第一植入能级将第一掺杂剂物质植入于所述半导体材料中；
各向同性地蚀刻所述经图案化掩模以增加所述开口的宽度；及
在各向同性地蚀刻所述经图案化掩模之后，穿过所述开口且使用小于所述第一植入能级的第二植入能级将第二掺杂剂物质植入于所述半导体材料中。
12.根据权利要求11所述的方法，其进一步包括：
在将所述第二掺杂剂物质植入于所述半导体材料中之后，穿过所述开口且使用小于所述第二植入能级的第三植入能级将第三掺杂剂物质植入于所述半导体材料中。
13.根据权利要求12所述的方法，其进一步包括植入所述第三掺杂剂物质而不在植入所述第二掺杂剂物质与植入所述第三掺杂剂物质之间各向同性地蚀刻所述经图案化掩模。
14.根据权利要求11所述的方法，其进一步包括：
在将所述第二掺杂剂物质植入于所述半导体材料中之后，各向同性地蚀刻所述经图案化掩模以增加所述开口的宽度；及
在各向同性地蚀刻所述经图案化掩模之后，穿过所述开口且使用小于先前植入能级的额外植入能级将额外掺杂剂物质植入于所述半导体材料中。
15.根据权利要求14所述的方法，其中穿过所述开口且使用小于所述先前植入能级的所述额外植入能级将所述额外掺杂剂物质植入于所述半导体材料中包括穿过所述开口且使用小于所述第二植入能级的第三植入能级将第三掺杂剂物质植入于所述半导体材料中。
16.根据权利要求11所述的方法，其中植入所述第一掺杂剂物质包括植入具有与所述半导体材料的导电类型不同的导电类型的掺杂剂物质。
17.根据权利要求11所述的方法，其中植入所述第一掺杂剂物质及植入所述第二掺杂剂物质包括植入具有相同导电类型的所述第一掺杂剂物质及所述第二掺杂剂物质，且其中所述第一掺杂剂物质及所述第二掺杂剂物质包括相同掺杂剂物质或不同掺杂剂物质。
18.根据权利要求11所述的方法，其中植入所述第一掺杂剂物质包括植入选自由砷、锑、磷及硼组成的群组的元素的离子。
19.一种形成存储器的一部分的方法，其包括：
形成具有开口且暴露半导体材料的表面的经图案化掩模；
穿过所述开口在所述半导体材料的第一层级处形成第一经掺杂区域，其中所述第一层级从距所述半导体衬底的所述表面的第一深度延伸到距所述半导体材料的所述表面的第二深度，且其中所述第二深度比所述第一深度更靠近于所述半导体材料的所述表面；
各向同性地移除所述经图案化掩模的一部分以增加所述开口的宽度；
在各向同性地移除所述经图案化掩模的所述部分之后，穿过所述开口在所述半导体区域的第二层级处形成第二经掺杂区域，其中所述第二层级从距所述半导体衬底的所述表面的所述第二深度延伸到距所述半导体衬底的所述表面的第三深度，且其中所述第三深度比所述第二深度更靠近于所述半导体材料的所述表面；
各向同性地移除所述经图案化掩模的第二部分以增加所述开口的宽度；
在各向同性地移除所述经图案化掩模的所述第二部分之后，穿过所述开口在所述半导体区域的第三层级处形成第三经掺杂区域，其中所述第三层级从距所述半导体衬底的所述表面的所述第三深度延伸到距所述半导体衬底的所述表面的第四深度，且其中所述第四深度比所述第三深度更靠近于所述半导体材料的所述表面；
在形成所述第三经掺杂区域之后，移除所述经图案化掩模；及
在所述第三经掺杂区域上形成晶体管，其中所述晶体管连接于所述存储器的存储器单元阵列的存储器单元块的存取线与所述存储器的全局存取线之间。
20.根据权利要求19所述的方法，其中形成所述第二经掺杂区域包括形成具有比所述第一经掺杂区域的宽度大的宽度的所述第二经掺杂区域。
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