JPH08330585A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08330585A JPH08330585A JP7159959A JP15995995A JPH08330585A JP H08330585 A JPH08330585 A JP H08330585A JP 7159959 A JP7159959 A JP 7159959A JP 15995995 A JP15995995 A JP 15995995A JP H08330585 A JPH08330585 A JP H08330585A
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Abstract
(57)【要約】
【目的】高耐圧ＭＯＳトランジスタにおいて、高耐圧
で、高集積及び高電流能力のＭＯＳトランジスタを製作
する。 【構成】高耐圧ＭＯＳトランジスタにおいて、高エネル
ギーイオン注入とフォトレジストのアッシングを使用
し、高耐圧ＭＯＳトランジスタの低濃度層を形成すれ
ば、チャネル方向の接合の深さを徐々に浅くすることが
できるので、高耐圧ＭＯＳトランジスタのチャネル長を
短くすることができる。また、ゲート近傍以外の領域の
ソース及びドレイン領域の接合深さは深くすることがで
きるので、高耐圧ＭＯＳトランジスタの電流能力を向上
させることができる。従って、高耐圧で高集積及び高電
流能力のＭＯＳトランジスタを製作できる。
で、高集積及び高電流能力のＭＯＳトランジスタを製作
する。 【構成】高耐圧ＭＯＳトランジスタにおいて、高エネル
ギーイオン注入とフォトレジストのアッシングを使用
し、高耐圧ＭＯＳトランジスタの低濃度層を形成すれ
ば、チャネル方向の接合の深さを徐々に浅くすることが
できるので、高耐圧ＭＯＳトランジスタのチャネル長を
短くすることができる。また、ゲート近傍以外の領域の
ソース及びドレイン領域の接合深さは深くすることがで
きるので、高耐圧ＭＯＳトランジスタの電流能力を向上
させることができる。従って、高耐圧で高集積及び高電
流能力のＭＯＳトランジスタを製作できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に高耐圧のＭＯＳ（Metal Oxide Semico
nductor）電界効果トランジスタ（「ＭＯＳトランジス
タ」という）に関する。
方法に関し、特に高耐圧のＭＯＳ（Metal Oxide Semico
nductor）電界効果トランジスタ（「ＭＯＳトランジス
タ」という）に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを高耐圧化するに
は、空乏層を十分に広げるための低濃度層が必要とな
る。
は、空乏層を十分に広げるための低濃度層が必要とな
る。
【０００３】図５（Ａ）、図５（Ｂ）を参照して、従来
の高耐圧ＭＯＳトランジスタにおける低濃度層の形成方
法を説明する。図５（Ａ）、図５（Ｂ）は、高耐圧Ｎ型
ＭＯＳトランジスタのＮ-拡散層（低濃度層）の形成方
法を説明するための図である。
の高耐圧ＭＯＳトランジスタにおける低濃度層の形成方
法を説明する。図５（Ａ）、図５（Ｂ）は、高耐圧Ｎ型
ＭＯＳトランジスタのＮ-拡散層（低濃度層）の形成方
法を説明するための図である。
【０００４】従来の高耐圧Ｎ型ＭＯＳトランジスタのＮ
-拡散層の形成方法は、ゲート電極２に用いるポリシリ
コンをパターニングした後、ゲート電極２に対しセルフ
アライン（自己整合）でイオン注入種をリン、イオン注
入量１０12cm-2〜１０14cm-2程度のイオン注入を行い、
Ｎ-イオン注入領域７を形成し（図５（Ａ）参照）、そ
の後、１０００℃程度又はそれ以上の高温熱処理を行
い、Ｎ-低濃度層（拡散層）８を形成していた（図５
（Ｂ）参照）。一例として、イオン注入エネルギーは５
０〜１５０ｋｅＶ、熱処理温度は９５０〜１２００℃、
熱処理時間は約３０分〜８時間の範囲とされ、また基板
（ウエル）濃度は１０15cm-3〜１０17cm-3、接合の深さ
は０．５μｍ〜４．０μｍ程度とされる。
-拡散層の形成方法は、ゲート電極２に用いるポリシリ
コンをパターニングした後、ゲート電極２に対しセルフ
アライン（自己整合）でイオン注入種をリン、イオン注
入量１０12cm-2〜１０14cm-2程度のイオン注入を行い、
Ｎ-イオン注入領域７を形成し（図５（Ａ）参照）、そ
の後、１０００℃程度又はそれ以上の高温熱処理を行
い、Ｎ-低濃度層（拡散層）８を形成していた（図５
（Ｂ）参照）。一例として、イオン注入エネルギーは５
０〜１５０ｋｅＶ、熱処理温度は９５０〜１２００℃、
熱処理時間は約３０分〜８時間の範囲とされ、また基板
（ウエル）濃度は１０15cm-3〜１０17cm-3、接合の深さ
は０．５μｍ〜４．０μｍ程度とされる。
【０００５】通常、上記条件により、耐圧約１０Ｖ〜約
８０Ｖの高耐圧ＭＯＳトランジスタを作成することがで
きる。
８０Ｖの高耐圧ＭＯＳトランジスタを作成することがで
きる。
【０００６】
【発明が解決しようとする課題】高耐圧ＭＯＳトランジ
スタの電流能力は、ＭＯＳトランジスタのチャネル抵抗
（チャネル長）及び低濃度層の拡散抵抗で決まる。ま
た、ＭＯＳトランジスタのチャネル長は、ソース及びド
レイン領域の接合の深さとチャネル領域下部の基板（ま
たはウェル）濃度で決まる。
スタの電流能力は、ＭＯＳトランジスタのチャネル抵抗
（チャネル長）及び低濃度層の拡散抵抗で決まる。ま
た、ＭＯＳトランジスタのチャネル長は、ソース及びド
レイン領域の接合の深さとチャネル領域下部の基板（ま
たはウェル）濃度で決まる。
【０００７】高耐圧ＭＯＳトランジスタの場合、チャネ
ル領域下部の基板（又はウェル）濃度を上昇させると耐
圧が劣化するため、チャネル領域下部の基板（又はウェ
ル）濃度を濃くすることはできない。
ル領域下部の基板（又はウェル）濃度を上昇させると耐
圧が劣化するため、チャネル領域下部の基板（又はウェ
ル）濃度を濃くすることはできない。
【０００８】よって、高圧ＭＯＳトランジスタのチャネ
ル長を短くするためには、低濃度層の接合深さを浅くす
ることが必要とされる。すなわち、デバイス寸法を縮小
する際のスケーリング則によれば、接合深さを１／Ｋ
（但し、Ｋはスケーリングファクタ）にするとチャネル
長は略１／Ｋとなる。より詳細には、ソース・ドレイン
の接合深さをｒｊ、ゲート酸化膜厚をｄ、ソース・ドレ
イン空乏層幅をＷｓ、Ｗｄで表わすと、チャネル長Ｌの
最小値は［ｒｊ・ｄ（Ｗｓ＋Ｗｄ）2］1/3に比例するこ
とが知られている。
ル長を短くするためには、低濃度層の接合深さを浅くす
ることが必要とされる。すなわち、デバイス寸法を縮小
する際のスケーリング則によれば、接合深さを１／Ｋ
（但し、Ｋはスケーリングファクタ）にするとチャネル
長は略１／Ｋとなる。より詳細には、ソース・ドレイン
の接合深さをｒｊ、ゲート酸化膜厚をｄ、ソース・ドレ
イン空乏層幅をＷｓ、Ｗｄで表わすと、チャネル長Ｌの
最小値は［ｒｊ・ｄ（Ｗｓ＋Ｗｄ）2］1/3に比例するこ
とが知られている。
【０００９】しかし、高耐圧ＭＯＳトランジスタの低濃
度層の接合深さを浅くすると、低濃度層の拡散抵抗が増
大し、高耐圧ＭＯＳトランジスタの電流能力が劣化して
しまうという問題がある。
度層の接合深さを浅くすると、低濃度層の拡散抵抗が増
大し、高耐圧ＭＯＳトランジスタの電流能力が劣化して
しまうという問題がある。
【００１０】そして、従来の高耐圧ＭＯＳトランジスタ
の低濃度層の形成方法では、低濃度層をイオン注入及び
高温熱処理で形成しているため、低濃度層のプロファイ
ルがゲート近傍及びその他の領域で一定であり、高耐圧
で高集積かつ高電流能力のＭＯＳトランジスタを製作す
ることは困難であった。
の低濃度層の形成方法では、低濃度層をイオン注入及び
高温熱処理で形成しているため、低濃度層のプロファイ
ルがゲート近傍及びその他の領域で一定であり、高耐圧
で高集積かつ高電流能力のＭＯＳトランジスタを製作す
ることは困難であった。
【００１１】従って、本発明は前記問題点を解消し、高
耐圧で、高集積及び高電流能力の半導体装置及びその製
造方法を提供することを目的とする。
耐圧で、高集積及び高電流能力の半導体装置及びその製
造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、高耐圧ＭＯＳトランジスタ等の低濃度層
を含む半導体装置において、前記低濃度層の接合深さが
チャネル方向に段階的に可変されてなることを特徴とす
る半導体装置を提供する。
め、本発明は、高耐圧ＭＯＳトランジスタ等の低濃度層
を含む半導体装置において、前記低濃度層の接合深さが
チャネル方向に段階的に可変されてなることを特徴とす
る半導体装置を提供する。
【００１３】また、本発明は、高エネルギーイオン注入
工程とフォトレジストのアッシング工程とにより高耐圧
ＭＯＳトランジスタの低濃度層の形成を行なうことを特
徴とする半導体装置の製造方法を提供する。
工程とフォトレジストのアッシング工程とにより高耐圧
ＭＯＳトランジスタの低濃度層の形成を行なうことを特
徴とする半導体装置の製造方法を提供する。
【００１４】本発明は、好ましい態様として、(a)フォ
トレジストをパターニングした後に所定の注入エネルギ
ーでイオン注入を行う工程と、(b)前記フォトレジスト
のアッシングを行い前記フォトレジストのチャネル長方
向の寸法を所定量縮小する工程と、(c)再び所定の注入
エネルギーでイオン注入を行う工程と、を含み、前記
(b)のフォトレジストのアッシング工程と前記(c)のイオ
ン注入工程とを所定回数繰り返して高耐圧ＭＯＳトラン
ジスタの低濃度層の形成を行なうことを特徴とする半導
体装置の製造方法を提供する。
トレジストをパターニングした後に所定の注入エネルギ
ーでイオン注入を行う工程と、(b)前記フォトレジスト
のアッシングを行い前記フォトレジストのチャネル長方
向の寸法を所定量縮小する工程と、(c)再び所定の注入
エネルギーでイオン注入を行う工程と、を含み、前記
(b)のフォトレジストのアッシング工程と前記(c)のイオ
ン注入工程とを所定回数繰り返して高耐圧ＭＯＳトラン
ジスタの低濃度層の形成を行なうことを特徴とする半導
体装置の製造方法を提供する。
【００１５】本発明においては、好ましくは、前記(b)
のフォトレジストのアッシング工程と前記(c)のイオン
注入工程とを所定回繰り返した後に、ゲート電極に対し
セルフアラインでイオン注入を行うことを特徴とする。
のフォトレジストのアッシング工程と前記(c)のイオン
注入工程とを所定回繰り返した後に、ゲート電極に対し
セルフアラインでイオン注入を行うことを特徴とする。
【００１６】本発明においては、好ましくは、前記イオ
ン注入工程と前記フォトレジストのアッシング工程とを
繰り返し行う際に、イオン注入の注入エネルギーを徐々
に低エネルギー化するか、及び／またはイオン注入種を
変更し、チャネル方向の接合の深さを徐々に浅くするこ
とを特徴とする。
ン注入工程と前記フォトレジストのアッシング工程とを
繰り返し行う際に、イオン注入の注入エネルギーを徐々
に低エネルギー化するか、及び／またはイオン注入種を
変更し、チャネル方向の接合の深さを徐々に浅くするこ
とを特徴とする。
【００１７】
【作用】本発明によれば、高エネルギーイオン注入とフ
ォトレジストのアッシングを用い高耐圧ＭＯＳトランジ
スタの低濃度層を形成したことにより、チャネル方向の
接合の深さを徐々に浅くすることが可能となり、高耐圧
ＭＯＳトランジスタのチャネル長を従来例と比べ１０〜
３０％程度短くすることができる。
ォトレジストのアッシングを用い高耐圧ＭＯＳトランジ
スタの低濃度層を形成したことにより、チャネル方向の
接合の深さを徐々に浅くすることが可能となり、高耐圧
ＭＯＳトランジスタのチャネル長を従来例と比べ１０〜
３０％程度短くすることができる。
【００１８】また、本発明によれば、ゲート近傍以外の
領域のソース及びドレイン領域の接合深さは深くするこ
とができることから、高耐圧ＭＯＳトランジスタの電流
能力を従来例と比べ１０〜３０％程度向上させることが
できる。このため、高耐圧で高集積及び高電流能力のＭ
ＯＳトランジスタを製作できる。
領域のソース及びドレイン領域の接合深さは深くするこ
とができることから、高耐圧ＭＯＳトランジスタの電流
能力を従来例と比べ１０〜３０％程度向上させることが
できる。このため、高耐圧で高集積及び高電流能力のＭ
ＯＳトランジスタを製作できる。
【００１９】さらに、本発明によれば、ゲート直下に基
板と同一導電型の拡散層を形成することにより、更にパ
ンチスルー耐圧を向上させることができる。
板と同一導電型の拡散層を形成することにより、更にパ
ンチスルー耐圧を向上させることができる。
【００２０】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２１】
【実施例１】図１及び図２を参照して本発明の第１の実
施例を説明する。図１、図２は、高耐圧Ｎ型ＭＯＳトラ
ンジスタの実施例を示す。また、図１（Ａ）〜図１
（Ｃ）は本発明の一実施例を工程順に説明するための模
式的な断面図であり、図２は本発明の一実施例により製
造された高耐圧Ｎ型ＭＯＳトランジスタの模式的な断面
図である。
施例を説明する。図１、図２は、高耐圧Ｎ型ＭＯＳトラ
ンジスタの実施例を示す。また、図１（Ａ）〜図１
（Ｃ）は本発明の一実施例を工程順に説明するための模
式的な断面図であり、図２は本発明の一実施例により製
造された高耐圧Ｎ型ＭＯＳトランジスタの模式的な断面
図である。
【００２２】図１（Ａ）に示すように、ゲート電極２の
回りにフォトレジスト１をパターニングする。その際、
フォトレジスト１の厚さを２〜４μｍ程度にする。
回りにフォトレジスト１をパターニングする。その際、
フォトレジスト１の厚さを２〜４μｍ程度にする。
【００２３】その後、イオン注入種をリン、イオン注入
量１０12cm-2〜１０14cm-2程度、イオン注入エネルギー
100keV〜700keV程度の高エネルギーイオン注入を行い、
第１のＮ-高エネルギーイオン注入領域４を形成し、次
にフォトレジスト１のアッシングを行い、フォトレジス
ト１を約１〜２μｍ程度細らせる（図１（Ｂ）参照）。
量１０12cm-2〜１０14cm-2程度、イオン注入エネルギー
100keV〜700keV程度の高エネルギーイオン注入を行い、
第１のＮ-高エネルギーイオン注入領域４を形成し、次
にフォトレジスト１のアッシングを行い、フォトレジス
ト１を約１〜２μｍ程度細らせる（図１（Ｂ）参照）。
【００２４】その後、イオン注入種をリン、ヒ素、イオ
ン注入量１０12cm-2〜１０14cm-2程度、イオン注入エネ
ルギー100keV〜700keV程度の高エネルギーイオン注入を
行い、第２のＮ-高エネルギーイオン注入領域６を形成
する（図１（Ｂ）参照）。この 第２のＮ-高エネルギー
イオン注入領域６のイオン注入エネルギー及びイオン注
入種は、第１の高エネルギーイオン注入領域４の形成
時のイオン注入プロファイルより浅くなるように設定す
る。
ン注入量１０12cm-2〜１０14cm-2程度、イオン注入エネ
ルギー100keV〜700keV程度の高エネルギーイオン注入を
行い、第２のＮ-高エネルギーイオン注入領域６を形成
する（図１（Ｂ）参照）。この 第２のＮ-高エネルギー
イオン注入領域６のイオン注入エネルギー及びイオン注
入種は、第１の高エネルギーイオン注入領域４の形成
時のイオン注入プロファイルより浅くなるように設定す
る。
【００２５】次に、フォトレジスト１を除去し、イオン
注入種をリン、ヒ素、イオン注入量１０12cm-2〜１０14
cm-2程度、イオン注入エネルギー10keV〜300keV程度の
高エネルギーイオン注入を行い、Ｎ-イオン注入領域７
を形成する。
注入種をリン、ヒ素、イオン注入量１０12cm-2〜１０14
cm-2程度、イオン注入エネルギー10keV〜300keV程度の
高エネルギーイオン注入を行い、Ｎ-イオン注入領域７
を形成する。
【００２６】このＮ-イオン注入領域７のイオン注入エ
ネルギー及びイオン注入種は、第２の高エネルギーイオ
ン注入領域６の形成時のイオン注入プロファイルより浅
くなるように設定する（図１（Ｃ）参照）。
ネルギー及びイオン注入種は、第２の高エネルギーイオ
ン注入領域６の形成時のイオン注入プロファイルより浅
くなるように設定する（図１（Ｃ）参照）。
【００２７】そして、Ｎ-イオン注入領域４、６、７の
活性化を行うために、９００℃以下の熱処理を行い、Ｎ
-拡散層８を形成する（図２参照）。
活性化を行うために、９００℃以下の熱処理を行い、Ｎ
-拡散層８を形成する（図２参照）。
【００２８】本実施例では、フォトレジストのアッシン
グの回数が１回の場合を説明したが、本実施例において
は、フォトレジストの回数及びイオン注入条件を上記条
件以外にも所望の条件に変更することができることは勿
論であり、低濃度層のプロファイルを自在に制御するこ
とができる。
グの回数が１回の場合を説明したが、本実施例において
は、フォトレジストの回数及びイオン注入条件を上記条
件以外にも所望の条件に変更することができることは勿
論であり、低濃度層のプロファイルを自在に制御するこ
とができる。
【００２９】以上説明したように、本実施例において
は、高エネルギーイオン注入とフォトレジストのアッシ
ングを用い、高耐圧ＭＯＳトランジスタの低濃度層を形
成することにより、図２に示すように、チャネル方向の
接合の深さを徐々に浅くすることができ、かつゲート近
傍以外の領域のソース及びドレイン領域の接合深さを深
くすることができる。
は、高エネルギーイオン注入とフォトレジストのアッシ
ングを用い、高耐圧ＭＯＳトランジスタの低濃度層を形
成することにより、図２に示すように、チャネル方向の
接合の深さを徐々に浅くすることができ、かつゲート近
傍以外の領域のソース及びドレイン領域の接合深さを深
くすることができる。
【００３０】
【実施例２】次に、図３及び図４を参照して、本発明の
第２の実施例を説明する。図３（Ａ）から図３（Ｃ）及
び図４は、本実施例に係る高耐圧Ｎ型ＭＯＳトランジス
タの製造工程を工程順に説明するための模式的な断面図
である。
第２の実施例を説明する。図３（Ａ）から図３（Ｃ）及
び図４は、本実施例に係る高耐圧Ｎ型ＭＯＳトランジス
タの製造工程を工程順に説明するための模式的な断面図
である。
【００３１】図３（Ａ）に示すように、ゲート電極２の
回りにフォトレジスト１をパターニングする。その際フ
ォトレジストの厚さを２〜４μｍ程度にする。
回りにフォトレジスト１をパターニングする。その際フ
ォトレジストの厚さを２〜４μｍ程度にする。
【００３２】その後、イオン注入種をリン、イオン注入
量１０12cm-2〜１０14cm-2程度、イオン注入エネルギー
100keV〜700keV程度の高エネルギーイオン注入を行い、
第１のＮ-高エネルギーイオン注入領域４を形成する。
量１０12cm-2〜１０14cm-2程度、イオン注入エネルギー
100keV〜700keV程度の高エネルギーイオン注入を行い、
第１のＮ-高エネルギーイオン注入領域４を形成する。
【００３３】次に、図３（Ｂ）を参照して、フォトレジ
スト１のアッシングを行い、フォトレジスト１を約１〜
２μｍ程度細らせる。
スト１のアッシングを行い、フォトレジスト１を約１〜
２μｍ程度細らせる。
【００３４】その後、イオン注入種をリン、ヒ素、イオ
ン注入量１０12cm-2〜１０14cm-2程度、イオン注入エネ
ルギー100keV〜700keV程度の高エネルギーイオン注入を
行い、第２のＮ-高エネルギーイオン注入領域６を形成
する。この第２のＮ-高エネルギーイオン注入の際のイ
オン注入エネルギー及びイオン注入種は、第１の高エネ
ルギーイオン注入領域４形成時のイオン注入プロファイ
ルより浅くなるように設定する。
ン注入量１０12cm-2〜１０14cm-2程度、イオン注入エネ
ルギー100keV〜700keV程度の高エネルギーイオン注入を
行い、第２のＮ-高エネルギーイオン注入領域６を形成
する。この第２のＮ-高エネルギーイオン注入の際のイ
オン注入エネルギー及びイオン注入種は、第１の高エネ
ルギーイオン注入領域４形成時のイオン注入プロファイ
ルより浅くなるように設定する。
【００３５】次に、図３（Ｃ）を参照して、フォトレジ
スト１を除去し、イオン注入種をリン、ヒ素、イオン注
入量１０12cm-2〜１０14cm-2程度、イオン注入エネルギ
ー10keV 〜300keV程度の高エネルギーイオン注入を行
い、Ｎ-イオン注入領域７を形成する。このＮ-イオン注
入領域７を形成する際のイオン注入エネルギー及びイオ
ン注入種は、第２の高エネルギーイオン注入６のイオン
注入プロファイルより浅くなるように設定する。ここま
での工程は前記実施例１と同じである。
スト１を除去し、イオン注入種をリン、ヒ素、イオン注
入量１０12cm-2〜１０14cm-2程度、イオン注入エネルギ
ー10keV 〜300keV程度の高エネルギーイオン注入を行
い、Ｎ-イオン注入領域７を形成する。このＮ-イオン注
入領域７を形成する際のイオン注入エネルギー及びイオ
ン注入種は、第２の高エネルギーイオン注入６のイオン
注入プロファイルより浅くなるように設定する。ここま
での工程は前記実施例１と同じである。
【００３６】次に、図４（Ａ）を参照して、ゲート電極
の直下の部分にイオン注入種ボロン、イオン注入量１０
12cm-2〜１０14cm-2程度、イオン注入エネルギー10keV
〜500keV程度のボロンのイオン注入（ボロン注入領域９
で示す）を行う。
の直下の部分にイオン注入種ボロン、イオン注入量１０
12cm-2〜１０14cm-2程度、イオン注入エネルギー10keV
〜500keV程度のボロンのイオン注入（ボロン注入領域９
で示す）を行う。
【００３７】そして、Ｎ-イオン注入領域４、６、７と
ボロン９の活性化を行うために、９０ ０℃以下の熱処
理を行い、Ｎ-拡散層８及びＰ型拡散層１０を形成する
（図４（Ｂ）参照）。
ボロン９の活性化を行うために、９０ ０℃以下の熱処
理を行い、Ｎ-拡散層８及びＰ型拡散層１０を形成する
（図４（Ｂ）参照）。
【００３８】本実施例においては、ゲート直下にＰ型拡
散層１０を形成することにより、前記第１の実施例より
も更にパンチスルー耐圧を向上させることができる。
散層１０を形成することにより、前記第１の実施例より
も更にパンチスルー耐圧を向上させることができる。
【００３９】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
接合の深さをゲート近傍に近づくに従い徐々に浅くする
ことが可能とされ、チャネル長を従来例と比べ約１０〜
３０％程度まで縮小すると共にゲート近傍以外の領域の
ソース及びドレイン領域の接合深さは深くされたため、
高耐圧ＭＯＳトランジスタの電流能力を従来例と比べ約
１０〜３０％等大幅に向上することが可能とされ、高耐
圧で高集積及び高電流能力のＭＯＳトランジスタを実現
している。
接合の深さをゲート近傍に近づくに従い徐々に浅くする
ことが可能とされ、チャネル長を従来例と比べ約１０〜
３０％程度まで縮小すると共にゲート近傍以外の領域の
ソース及びドレイン領域の接合深さは深くされたため、
高耐圧ＭＯＳトランジスタの電流能力を従来例と比べ約
１０〜３０％等大幅に向上することが可能とされ、高耐
圧で高集積及び高電流能力のＭＯＳトランジスタを実現
している。
【００４１】また、本発明の製造方法によれば、高エネ
ルギーイオン注入とフォトレジストのアッシングを用
い、高耐圧ＭＯＳトランジスタの低濃度層を形成したこ
とにより、チャネル方向の接合の深さを徐々に浅くする
ことが可能となり、高耐圧ＭＯＳトランジスタのチャネ
ル長を従来例と比べ１０〜３０％短くすることができ
る。
ルギーイオン注入とフォトレジストのアッシングを用
い、高耐圧ＭＯＳトランジスタの低濃度層を形成したこ
とにより、チャネル方向の接合の深さを徐々に浅くする
ことが可能となり、高耐圧ＭＯＳトランジスタのチャネ
ル長を従来例と比べ１０〜３０％短くすることができ
る。
【００４２】また、本発明の製造方法によれば、ゲート
近傍以外の領域のソース及びドレイン領域の接合深さは
深くすることができることから、高耐圧ＭＯＳトランジ
スタの電流能力を従来の方法と比べ１０〜３０％向上さ
せることができる。このため、高耐圧で高集積及び高電
流能力のＭＯＳトランジスタを製作できるという効果を
有する。
近傍以外の領域のソース及びドレイン領域の接合深さは
深くすることができることから、高耐圧ＭＯＳトランジ
スタの電流能力を従来の方法と比べ１０〜３０％向上さ
せることができる。このため、高耐圧で高集積及び高電
流能力のＭＯＳトランジスタを製作できるという効果を
有する。
【００４３】さらに、本発明によれば、ゲート直下に基
板と同一導電型の拡散層を形成することにより、更にパ
ンチスルー耐圧を向上させることができる。
板と同一導電型の拡散層を形成することにより、更にパ
ンチスルー耐圧を向上させることができる。
【図１】本発明の第１の実施例を製造工程順に説明する
ための模式的な断面図である。
ための模式的な断面図である。
【図２】本発明の第１の実施例を説明するための模式的
な断面図である。
な断面図である。
【図３】本発明の第２の実施例を製造工程順に説明する
ための模式的な断面図である。
ための模式的な断面図である。
【図４】本発明の第２の実施例を説明するための模式的
な断面図である。
な断面図である。
【図５】従来の高耐圧ＭＯＳトランジスタを説明するた
めの断面図である。
めの断面図である。
１ フォトレジスト ２ ゲート電極 ３ 酸化物 ４ 第１のＮ-高エネルギーイオン注入領域 ５ Ｐ型シリコン基板 ６ 第２のＮ-高エネルギーイオン注入領域 ７ Ｎ-イオン注入領域 ８ Ｎ-拡散層 ９ ボロン注入領域 １０ Ｐ型拡散層
Claims (6)
- 【請求項１】高耐圧ＭＯＳトランジスタ等の低濃度層を
含む半導体装置において、前記低濃度層の接合深さがチ
ャネル方向に段階的に可変されてなることを特徴とする
半導体装置。 - 【請求項２】前記低濃度層がゲート近傍以外の領域にお
いて前記接合深さが大とされたことを特徴とする請求項
１記載の半導体装置。 - 【請求項３】高エネルギーイオン注入工程とフォトレジ
ストのアッシング工程とにより高耐圧ＭＯＳトランジス
タの低濃度層の形成を行なうことを特徴とする半導体装
置の製造方法。 - 【請求項４】(a)フォトレジストをパターニングした後
に所定の注入エネルギーでイオン注入を行う工程と、 (b)前記フォトレジストのアッシングを行い前記フォト
レジストのチャネル長方向の寸法を所定量縮小する工程
と、 (c)再び所定の注入エネルギーでイオン注入を行う工程
と、 を含み、 前記(b)のフォトレジストのアッシング工程と前記(c)の
イオン注入工程とを所定回数繰り返して高耐圧ＭＯＳト
ランジスタの低濃度層の形成を行なうことを特徴とする
半導体装置の製造方法。 - 【請求項５】前記(b)のフォトレジストのアッシング工
程と前記(c)のイオン注入工程とを所定回繰り返した後
に、ゲート電極に対しセルフアラインでイオン注入を行
うことを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項６】前記イオン注入工程と前記フォトレジスト
のアッシング工程とを繰り返し行う際に、イオン注入の
注入エネルギーを徐々に低エネルギー化するか、及び／
またはイオン注入種を変更し、 チャネル方向の接合の深さを徐々に浅くすることを特徴
とする請求項４又は５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159959A JP2848274B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159959A JP2848274B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330585A true JPH08330585A (ja) | 1996-12-13 |
| JP2848274B2 JP2848274B2 (ja) | 1999-01-20 |
Family
ID=15704915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159959A Expired - Fee Related JP2848274B2 (ja) | 1995-06-02 | 1995-06-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848274B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895520A (zh) * | 2015-01-26 | 2016-08-24 | 中航（重庆）微电子有限公司 | 超结器件制备工艺 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737875A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Mos semiconductor device |
| JPH05218070A (ja) * | 1992-01-30 | 1993-08-27 | Sanyo Electric Co Ltd | Ｍｏｓ電界効果半導体装置 |
-
1995
- 1995-06-02 JP JP7159959A patent/JP2848274B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737875A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Mos semiconductor device |
| JPH05218070A (ja) * | 1992-01-30 | 1993-08-27 | Sanyo Electric Co Ltd | Ｍｏｓ電界効果半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895520A (zh) * | 2015-01-26 | 2016-08-24 | 中航（重庆）微电子有限公司 | 超结器件制备工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2848274B2 (ja) | 1999-01-20 |
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