CN108400093A - 超级结器件工艺方法 - Google Patents

超级结器件工艺方法 Download PDF

Info

Publication number
CN108400093A
CN108400093A CN201810112564.2A CN201810112564A CN108400093A CN 108400093 A CN108400093 A CN 108400093A CN 201810112564 A CN201810112564 A CN 201810112564A CN 108400093 A CN108400093 A CN 108400093A
Authority
CN
China
Prior art keywords
super
junction device
post channels
post
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810112564.2A
Other languages
English (en)
Inventor
赵龙杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201810112564.2A priority Critical patent/CN108400093A/zh
Publication of CN108400093A publication Critical patent/CN108400093A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thyristors (AREA)

Abstract

本发明公开了一种超级结器件的工艺方法,首先,在衬底上刻蚀出多个栅极沟槽及多个第一P柱沟槽,然后在第一P柱沟槽之间进行第二次刻蚀,形成第二P柱沟槽。本发明所述的超级结器件工艺方法,通过两次刻蚀,第一次形成间距比较大的第一P柱沟槽,然后在第一P柱沟槽之间再刻蚀形成第二P柱沟槽,分两步进行,改善沟槽湿法刻蚀形成欠刻蚀引起的位错等缺陷,对线性电流的影响也在可接受范围内。

Description

超级结器件工艺方法
技术领域
本发明涉及半导体器件制造领域,特别是指一种超级结器件的工艺方法。
背景技术
超级结产品是一种利用PN电荷平衡的体内Resurf技术来提升器件反向击穿BV的同时又保持较小的导通电阻的MOSFET结构。
超级结器件通过利用N/P交替配列的结构来代替传统VDMOS中的N漂移区,它结合业内熟知的VDMOS工艺,就可以制作得到超级结结构的MOSFET,它能在反向击穿电压与传统的VDMOS—致的情况下,通过使用低电阻率的外延层,使器件的导通电阻大幅降低。该薄层中P型杂质的载流子分布和N 型杂质的载流子分布以及它们的匹配会影响器件的特性包括其反向击穿电压和电流处理能力。一般器件设计中都采用使交替的P/N薄层即P型薄层和N型薄层中达到最佳的电荷平衡以得到器件的最大的反向击穿电压,传统的超级结器件的工艺都采用外延工艺,一次性填充完成N/P之间的电荷平衡。如图1所示,图中1是栅极,2和3都是P柱。每相邻的两栅极1中心线之间的结构为一个原胞。图中空白部分为衬底。传统的超级结工艺都是P柱沟槽刻蚀完成之后一次外延填充完成。随着超级结尺寸不断地缩小,传统的EPI工艺填充的挑战越来越大,控制缺陷的工艺窗口越来越窄。图中每根P型沟槽的横向宽度,以及他们之间的间距,即相当于N柱的衬底的宽度,传统以距离2:2的N/P比例,如若采用传统方式填充,由于N的区域很小,在沟槽工艺中的湿法刻蚀会导致欠刻蚀的比例很大,在外延填充时候会产生缺陷。
发明内容
本发明所要解决的技术问题在于提供一种超级结器件工艺方法,改善P 柱沟槽刻蚀及外延填充效果。
为解决上述问题,本发明所述的一种超级结器件工艺方法,首先,在衬底上刻蚀出多个栅极沟槽及多个第一P柱沟槽,然后在第一P柱沟槽之间进行第二次刻蚀,形成第二P柱沟槽。
进一步地,所述第一P柱沟槽之间的间距为第一P柱沟槽宽度的至少3 倍。
进一步地,在进行第二次刻蚀形成第二P柱沟槽时,硬掩膜氧化层的成膜温度不大于980摄氏度,牺牲氧化层的成膜温度也不大于980摄氏度。
进一步地,所述硬掩膜氧化层以及牺牲氧化层应选择合适的成膜温度以避免P柱中硼的扩散。
进一步地,通过两次分步刻蚀形成沟槽,改善外延填充效果,消除位错。
本发明所述的超级结器件工艺方法,通过两次刻蚀,第一次形成间距比较大的第一P柱沟槽,然后在第一P柱沟槽之间再刻蚀形成第二P柱沟槽,分两步进行,改善沟槽湿法刻蚀形成欠刻蚀引起的位错等缺陷,对Idlin (线性电流)的影响也在可接受范围内。
附图说明
图1是超级结器件P柱沟槽的平面示意图。
图2是本发明工艺流程示意图。
附图标记说明
1是栅极沟槽,2,3是P柱沟槽(对应本发明,2是第一次形成的P柱沟槽,3是第二次形成的P柱沟槽)。
具体实施方式
本发明所述超级结器件工艺方法,主要是针对超级结结构,即P柱的形成工艺。是在N型的衬底上刻蚀形成沟槽然后借助外延工艺在沟槽中淀积P型外延形成PNPN的超级结结构。本发明中,首先,在衬底上刻蚀出多个栅极沟槽及多个第一P柱沟槽,所述第一P柱沟槽之间的间距为第一P 柱沟槽宽度的至少3倍,结合图1所示,即第一P柱1之间的间距与P柱沟槽宽度达到6:2以上,使第一P柱之间的间距尽量大。
然后在第一P柱沟槽之间进行第二次刻蚀,形成第二P柱沟槽。
在进行第二次刻蚀形成第二P柱沟槽时,硬掩膜氧化层的成膜温度不大于980摄氏度,牺牲氧化层的成膜温度也不大于980摄氏度。因为沟槽工艺做完后的热过程会影响P柱中B的扩散,因此第二次沟槽工艺中的硬掩膜工艺和牺牲氧化层形成工艺应该有所限制,硬掩膜氧化层以及牺牲氧化层应选择合适的成膜温度以避免P柱中硼的扩散,不宜过高。
通过两次分步刻蚀形成沟槽,改善外延填充效果,消除位错。对Idlin 的影响也在可接受范围内,经过实验测试,对Idlin的影响程度约为9%。
以上仅为本发明的优选实施例,并不用于限定本发明。对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (5)

1.一种超级结器件的工艺方法,其特征在于:首先,在衬底上刻蚀出多个栅极沟槽及多个第一P柱沟槽,然后在第一P柱沟槽之间进行第二次刻蚀,形成第二P柱沟槽。
2.如权利要求1所述的超级结器件的工艺方法,其特征在于:所述第一P柱沟槽之间的间距为第一P柱沟槽宽度的至少3倍。
3.如权利要求1所述的超级结器件的工艺方法,其特征在于:在进行第二次刻蚀形成第二P柱沟槽时,硬掩膜氧化层的成膜温度不大于980摄氏度,牺牲氧化层的成膜温度也不大于980摄氏度。
4.如权利要求3所述的超级结器件的工艺方法,其特征在于:所述硬掩膜氧化层以及牺牲氧化层应选择合适的成膜温度以避免P柱中硼的扩散。
5.如权利要求1所述的超级结器件的工艺方法,其特征在于:通过两次分步刻蚀形成沟槽,改善外延填充效果,消除位错。
CN201810112564.2A 2018-02-05 2018-02-05 超级结器件工艺方法 Pending CN108400093A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810112564.2A CN108400093A (zh) 2018-02-05 2018-02-05 超级结器件工艺方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810112564.2A CN108400093A (zh) 2018-02-05 2018-02-05 超级结器件工艺方法

Publications (1)

Publication Number Publication Date
CN108400093A true CN108400093A (zh) 2018-08-14

Family

ID=63096185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810112564.2A Pending CN108400093A (zh) 2018-02-05 2018-02-05 超级结器件工艺方法

Country Status (1)

Country Link
CN (1) CN108400093A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904223A (zh) * 2019-01-23 2019-06-18 上海华虹宏力半导体制造有限公司 栅极沟槽顶部倒角的工艺方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945799A (zh) * 2012-08-24 2013-02-27 电子科技大学 纵向功率半导体器件的制造方法
CN103730355A (zh) * 2013-12-27 2014-04-16 西安龙腾新能源科技发展有限公司 一种超结结构的制造方法
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN107045973A (zh) * 2017-03-16 2017-08-15 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法
CN107359118A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种超结功率器件耐压层的制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945799A (zh) * 2012-08-24 2013-02-27 电子科技大学 纵向功率半导体器件的制造方法
CN103730355A (zh) * 2013-12-27 2014-04-16 西安龙腾新能源科技发展有限公司 一种超结结构的制造方法
CN104779293A (zh) * 2015-04-17 2015-07-15 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法
CN107045973A (zh) * 2017-03-16 2017-08-15 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法
CN107359118A (zh) * 2017-07-31 2017-11-17 电子科技大学 一种超结功率器件耐压层的制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904223A (zh) * 2019-01-23 2019-06-18 上海华虹宏力半导体制造有限公司 栅极沟槽顶部倒角的工艺方法

Similar Documents

Publication Publication Date Title
CN104508826B (zh) 自适应电荷平衡的边缘终端
CN107482050B (zh) 一种功率器件的终端结构及其制造方法
CN104051540B (zh) 超级结器件及其制造方法
US20110095301A1 (en) Silicon carbide semiconductor device
CN104254920A (zh) 半导体装置及半导体装置的制造方法
CN101872724A (zh) 超级结mosfet的制作方法
CN111200008B (zh) 超结器件及其制造方法
CN113838937A (zh) 一种深槽超结mosfet功率器件及其制备方法
CN104934465A (zh) 一种超结结构的制备方法
CN105118852A (zh) 超结结构、超结mosfet及其制造方法
CN109755291A (zh) 超结器件及其制造方法
CN107221561A (zh) 一种叠层电场调制高压mosfet结构及其制作方法
CN109686781A (zh) 一种多次外延的超结器件制作方法
CN108878534A (zh) 超结结构及其制造方法
CN106847896B (zh) 沟槽型超级结及其制造方法
CN105895520A (zh) 超结器件制备工艺
CN106298479B (zh) 一种功率器件的结终端扩展结构及其制造方法
CN103187250B (zh) 多次外延生长方法
CN102157377B (zh) 超结vdmos器件及其制造方法
CN109713029A (zh) 一种改善反向恢复特性的多次外延超结器件制作方法
CN108400093A (zh) 超级结器件工艺方法
CN109755292A (zh) 超结器件及其制造方法
CN108063159B (zh) 半导体功率器件的终端结构、半导体功率器件及其制作方法
CN108258031A (zh) 超级结及其制造方法
CN110416079A (zh) 沟槽栅igbt芯片的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180814