CN109713029A - 一种改善反向恢复特性的多次外延超结器件制作方法 - Google Patents
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Abstract
本发明属于半导体器件的制造技术领域，涉及一种改善反向恢复特性的多次外延超结器件制作方法，通过在衬底上生长多层外延层，每层外延层交替进行普遍注入第一导电类型杂质+选择性注入第一导电类型杂质和普遍注入第二导电类型杂质+选择性注入第一导电类型杂质，如此反复交替，然后高温推阱，形成多次外延的超结结构；本发明通过淀积外延+N型离子普注+选择性注入P型离子+淀积外延+P型离子普注+选择性注入N型离子，替代现有的淀积外延+N型离子普注+选择性注入P型离子+高温推阱，使得形成的P型柱间的间距增大，从而正向导通时N型外延层能够存储的多数载流子浓度更大，反向恢复时时间更长，增大了反向恢复软度，改善了di/dt、dv/dt动态参数特性。
Description
技术领域
本发明涉及一种超结器件的制作方法，具体是一种改善反向恢复特性的多次外延超结器件制作方法，属于半导体器件的制造技术领域。
背景技术
传统功率MOSFET器件的导通电阻主要由漂移区的长度和掺杂浓度决定，漂移区的长度越小，导通电阻越小，漂移区的掺杂浓度越高，导通电阻越小。然而这两方面的改变会导致器件的击穿电压降低，因此导通电阻和击穿电压是矛盾关系或者折中关系，即导通电阻的降低受击穿电压的限制。
超结结构的出现打破了这种限制。超结结构是由交替排列的P型柱和N型柱代替N型漂移区，器件的耐压主要由P型柱的长度和电荷总量决定，P型柱的长度越大，击穿电压越高。在保证P型柱和N型柱的电荷总量相等的前提下，通过减小P型柱的宽度，同时增加P型离子掺杂浓度，可以减小器件的导通电阻而不会影响器件的击穿电压。因此P型柱的长度和宽度之比越大，耐压和导通电阻之间的折衷就会有提高。
目前，一种常见的制备超结结构的方法是多次外延加光刻加注入技术，即先在N+型衬底材料上做一次N型外延，然后光刻P型柱区域并进行P型离子注入，接下来进行第二次N型外延，再次光刻P型柱区域并进行P型离子注入，根据器件击穿电压需求重复以上工序第三次、第四次甚至更多，但是，这种结构的终端区所占的面积偏大，且多次外延多次光刻多次注入的生产成本偏高。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种多次外延的超结器件制作方法，在形成超结结构时，通过淀积外延+N型离子普注+选择性注入P型离子+淀积外延+P型离子普注+选择性注入N型离子，如此反复交替，然后再高温推阱，替代现有的淀积外延+N型离子普注+选择性注入P型离子+高温推阱，使得形成的P型柱间的间距增大（即N型柱的宽度增大），从而正向导通时N型外延层能够存储的多数载流子浓度更大，反向恢复时时间更长，增大了反向恢复软度，改善了di/dt、dv/dt动态参数特性。
为实现以上技术目的，本发明的技术方案是：一种改善反向恢复特性的多次外延超结器件制作方法，包括若干个相互并联的超结器件单元，其特征是，所述超结器件单元的制作方法包括如下步骤：
第一步：选取第一导电类型硅衬底，作为第一导电类型衬底，采用外延工艺，在第一导电类型衬底上表面生长一层第一第一导电类型外延层；
第二步：在第一第一导电类型外延层的表面普遍注入第一导电类型杂质，形成未扩散的第一导电类型层，然后再选择性注入第二导电类型杂质，形成未扩散的第二导电类型区；
第三步：在第一第一导电类型外延层上继续生长一层第二第一导电类型外延层，在第二第一导电类型外延层表面普遍注入第二导电类型杂质，形成未扩散的第二导电类型层，然后再选择性注入第一导电类型杂质，形成未扩散的第一导电类型区；
第四步：重复第二步和第三步若干次，最后再生长一层顶层第一导电类型外延层，完成了第一导电类型外延层的制作；
第五步：对第一导电类型外延层注入的杂质离子进行高温退火，在第一导电类型外延层内形成交替分布的第二导电类型柱和第一导电类型柱；
第六步：在第一导电类型外延层上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，得到栅氧化层及位于栅氧化层上的栅极多晶硅；
第七步：在栅极多晶硅的遮挡下，自对准注入第二导电类型杂质，并高温退火，在第二导电类型柱上方形成第二导电类型体区，然后再选择性注入第一导电类型杂质，形成位于第二导电类型体区内的第一导电类型源区；
第八步：在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；
第九步：在金属接触通孔内淀积金属，得到源极金属，在第一导电类型衬底的下表面形成漏极金属。
进一步地，在所述第二步中，选择性注入第二导电类型杂质是在第一掩膜层的遮挡下进行的，所述第一掩膜层经刻蚀得到多个用于第二导电类型杂质注入的第一掩膜窗口，且第一掩膜窗口的宽度及间隔均相同。
进一步地，在所述第三步中，选择性注入第一导电类型杂质是第二掩膜层的遮挡下进行的，所述第二掩膜层经刻蚀得到多个用于第一导电类型杂质注入的第二掩膜窗口，且第二掩膜窗口的宽度及间隔均相同。
进一步地，所述第四步中，重复第二步和第三步的次数是根据器件耐压大小决定的。
进一步地，所述超结结构包括N型功率半导体器件的超结结构和P型功率半导体器件的超结结构，对于N型功率半导体器件的超结结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的超结结构，第一导电类型为P型，第二导电类型为N型。
进一步地，所述多次外延的超结器件包括IGBT器件和MOSFET器件。
与现有多次外延的超结结构相比，本发明具有以下优点：
1）在形成超结结构时，通过淀积外延+N型离子普注+选择性注入P型离子+淀积外延+P型离子普注+选择性注入N型离子，如此反复交替，然后再高温推阱，替代现有的淀积外延+N型离子普注+选择性注入P型离子+高温推阱，使得形成的P型柱间的间距增大（即N型柱的宽度增大），在保证BV、Rdson不变的条件下，P/N柱需要保持电荷平衡（即超结完全耗尽），P型离子（如硼离子）的注入剂量会增大，从而正向导通时N型外延层3能够存储的多数载流子浓度更大，反向恢复时时间更长，增大了反向恢复软度，改善了di/dt、dv/dt动态参数特性；
2）本发明的制造方法与现有工艺兼容，不需要增加额外的开发成本。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为本发明实施例1在N型衬底上形成第一N型外延层的剖视结构示意图。
图2为本发明实施例1形成未扩散的N型层和P型区的剖视结构示意图。
图3为本发明实施例1形成未扩散的P型层和N型区的剖视结构示意图。
图4为本发明实施例1形成N型外延层的剖视结构示意图。
图5为本发明实施例1形成P型柱、N型柱的剖视结构示意图。
图6为本发明实施例1形成栅氧化层、栅极多晶硅的剖视结构示意图。
图7为本发明实施例1形成P型体区、N型源区的剖视结构示意图。
图8为本发明实施例1刻蚀绝缘介质层后的剖视结构示意图。
图9为本发明实施例1形成源极金属和漏极金属的剖视结构示意图。
附图标记说明：1、漏极金属；2、N型衬底；3、N型外延层；31、第一N型外延层；32、第二N型外延层、33、第三N型外延层；34、第四N型外延层；35、第五N型外延层；36、顶层N型外延层；4、P型柱；5、N型柱；6、栅氧化层；7、栅极多晶硅；8、P型体区；9、N型源区；10、绝缘介质层；11、源极金属；12、N型层；13、P型区；14、P型层；15、N型区。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本发明的内容进行理解而设置的，即本发明不限于各图所举例的器件结构，既适用于IGBT器件，又适用于MOSFET器件。
实施例1：以N型平面栅超结MOSFET器件为例，所述第一导电类型为N型，第二导电类型为P型，一种多次外延的超结器件制作方法，在俯视平面上，所述半导体器件包括有源区及包围所述有源区的终端区；
所述有源区包括若干个相互并联的超结器件单元，所述超结器件单元的制作方法包括如下步骤：
如图1所示，第一步：选取N型硅衬底，作为N型衬底2，采用外延工艺，在N型衬底2上表面生长一层第一N型外延层31；
如图2所示，第二步：在第一N型外延层31的表面普遍注入N型杂质，形成未扩散的N型层12，然后再选择性注入P型杂质，形成未扩散的P型区13；
选择性注入P型杂质是在第一掩膜层的遮挡下进行的，所述第一掩膜层经刻蚀得到多个用于P型杂质注入的第一掩膜窗口，且第一掩膜窗口的宽度及间隔均相同；
如图3所示，第三步：在第一N型外延层31上继续生长一层第二N型外延层32，在第二N型外延层32表面普遍注入P型杂质，形成未扩散的P型层14，然后再选择性注入N型杂质，形成未扩散的N型区15；
选择性注入N型杂质是在第二掩膜层的遮挡下进行的，所述第二掩膜层经光刻得到多个用于N型杂质注入的第二掩膜窗口，且第二掩膜窗口的宽度及间隔均相同，在所述第二掩膜窗口的遮挡下，进行选择性注入N型杂质；
如图4所示，第四步：重复第二步两次和重复第三步一次，分别形成第三N型外延层33、第四N型外延层34和第五N型外延层35，最后再生长一层顶层N型外延层36，完成了第一导电类型外延层3的制作；
本实施例中连续进行了6次外延生长，进行了3次普遍注入N型杂质和选择性注入P型杂质，进行了2次普遍注入P型杂质和选择性注入N型杂质，最终形成了N型外延层3；
如图5所示，第五步：对N型外延层3注入的杂质离子进行高温退火，在N型外延层3内形成交替分布的P型柱4和N型柱5，完成了超结结构的制作；
如图6所示，第六步：在N型外延层3上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，得到栅氧化层6及位于栅氧化层6上的栅极多晶硅7；
如图7所示，第七步：在栅极多晶硅7的遮挡下，自对准注入P型杂质，并高温退火，在P型柱4上方形成P型体区8，然后再选择性注入N型杂质，形成位于P型体区8内的N型源区9；
如图8所示，第八步：在器件表面淀积绝缘介质层10，选择性刻蚀绝缘介质层10，形成金属接触通孔；
如图9所示，第九步：在金属接触通孔内淀积金属，得到源极金属11，在N型衬底2的下表面形成漏极金属1，完成了超结器件单元的制作。
实施例中所述终端区的超结结构与有源区的超结结构制作工艺相同，此处不再赘述。
本发明的实施例1中，还可通过连续进行6次外延生长，进行了3次普遍注入N型杂质和选择性注入P型杂质，进行了3次普遍注入P型杂质和选择性注入N型杂质，然后推阱形成超结结构和N型外延层3，后续形成P型体区8时，可注入少量P型杂质即可。
传统多次外延超结结构的制作工艺，是通过淀积外延+N型离子普注+选择性注入P型离子，连续重复若干次，再高温推阱形成的，后面为普通的VDMOS工艺；与传统超结结构的制作工艺相比，本发明通过通过淀积外延+N型离子普注+选择性注入P型离子+淀积外延+P型离子普注+选择性注入N型离子，如此反复交替，然后再高温推阱，形成超结结构，替代现有的多次外延超结工艺，本发明形成的P型柱4间的间距会增大（即N型柱5的宽度增大），在保证BV、Rdson不变的条件下，P/N柱需要保持电荷平衡（即超结完全耗尽），P型离子（如硼离子）的注入剂量会增大，从而正向导通时N型外延层3能够存储的多数载流子浓度更大，反向恢复时时间更长，增大了反向恢复软度，改善了di/dt、dv/dt动态参数特性；同时本发明的制造方法与现有工艺兼容，不需要增加额外的开发成本。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (6)
1.一种改善反向恢复特性的多次外延超结器件制作方法，包括若干个相互并联的超结器件单元，其特征是，所述超结器件单元的制作方法包括如下步骤：
第一步：选取第一导电类型硅衬底，作为第一导电类型衬底（2），采用外延工艺，在第一导电类型衬底（2）上表面生长一层第一第一导电类型外延层（31）；
第二步：在第一第一导电类型外延层（31）的表面普遍注入第一导电类型杂质，形成未扩散的第一导电类型层（12），然后再选择性注入第二导电类型杂质，形成未扩散的第二导电类型区（13）；
第三步：在第一第一导电类型外延层（31）上继续生长一层第二第一导电类型外延层（32），在第二第一导电类型外延层（32）表面普遍注入第二导电类型杂质，形成未扩散的第二导电类型层（14），然后再选择性注入第一导电类型杂质，形成未扩散的第一导电类型区（15）；
第四步：重复第二步和第三步若干次，最后再生长一层顶层第一导电类型外延层，完成了第一导电类型外延层（3）的制作；
第五步：对第一导电类型外延层（3）注入的杂质离子进行高温退火，在第一导电类型外延层（3）内形成交替分布的第二导电类型柱（4）和第一导电类型柱（5）；
第六步：在第一导电类型外延层（3）上热生长一层氧化层，在氧化层上淀积导电多晶硅，依次选择性刻蚀导电多晶硅和氧化层，得到栅氧化层（6）及位于栅氧化层（6）上的栅极多晶硅（7）；
第七步：在栅极多晶硅（7）的遮挡下，自对准注入第二导电类型杂质，并高温退火，在第二导电类型柱（4）上方形成第二导电类型体区（8），然后再选择性注入第一导电类型杂质，形成位于第二导电类型体区（8）内的第一导电类型源区（9）；
第八步：在器件表面淀积绝缘介质层（10），选择性刻蚀绝缘介质层（10），形成金属接触通孔；
第九步：在金属接触通孔内淀积金属，得到源极金属（11），在第一导电类型衬底（2）的下表面形成漏极金属（1）。
2.根据权利要求1所述的一种改善反向恢复特性的多次外延超结器件制作方法，其特征在于，在所述第二步中，选择性注入第二导电类型杂质是在第一掩膜层的遮挡下进行的，所述第一掩膜层经刻蚀得到多个用于第二导电类型杂质注入的第一掩膜窗口，且第一掩膜窗口的宽度及间隔均相同。
3.根据权利要求1所述的一种改善反向恢复特性的多次外延超结器件制作方法，其特征在于，在所述第三步中，选择性注入第一导电类型杂质是第二掩膜层的遮挡下进行的，所述第二掩膜层经刻蚀得到多个用于第一导电类型杂质注入的第二掩膜窗口，且第二掩膜窗口的宽度及间隔均相同。
4.根据权利要求1所述的一种改善反向恢复特性的多次外延超结器件制作方法，其特征在于，所述第四步中，重复第二步和第三步的次数是根据器件耐压大小决定的。
5.根据权利要求1所述的一种改善反向恢复特性的多次外延超结器件制作方法，其特征在于，所述超结结构包括N型功率半导体器件的超结结构和P型功率半导体器件的超结结构，对于N型功率半导体器件的超结结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的超结结构，第一导电类型为P型，第二导电类型为N型。
6.根据权利要求1所述的一种改善反向恢复特性的多次外延超结器件制作方法，其特征在于，所述多次外延的超结器件包括IGBT器件和MOSFET器件。
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110010694A (zh) * | 2019-05-07 | 2019-07-12 | 无锡紫光微电子有限公司 | 一种高压多次外延型超结mosfet的结构及制造方法 |
| WO2022007315A1 (zh) * | 2020-07-09 | 2022-01-13 | 南京华瑞微集成电路有限公司 | 一种改善emi的深沟槽mos器件及其制造方法 |
| CN114122115A (zh) * | 2022-01-28 | 2022-03-01 | 绍兴中芯集成电路制造股份有限公司 | 超结半导体器件及其形成方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030148559A1 (en) * | 1999-10-20 | 2003-08-07 | Fuji Electric, Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| CN102254827A (zh) * | 2010-05-20 | 2011-11-23 | 富士电机株式会社 | 制造超结半导体器件的方法 |
| JP2012004173A (ja) * | 2010-06-14 | 2012-01-05 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| US20160020101A1 (en) * | 2014-07-15 | 2016-01-21 | Fuji Electric Co., Ltd. | Semiconductor device manufacturing method |
| CN105514151A (zh) * | 2011-09-27 | 2016-04-20 | 万国半导体股份有限公司 | 精确校准及自平衡的超级结器件的制备方法 |
| US20180061962A1 (en) * | 2012-07-02 | 2018-03-01 | Infineon Technologies Ag | Method for Producing a Doped Semiconductor Layer |
| CN107799419A (zh) * | 2016-08-31 | 2018-03-13 | 无锡华润华晶微电子有限公司 | 超级结功率器件及其制备方法 |
| CN207587736U (zh) * | 2017-09-14 | 2018-07-06 | 中航（重庆）微电子有限公司 | 一种超结器件 |
-
2018
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030148559A1 (en) * | 1999-10-20 | 2003-08-07 | Fuji Electric, Co., Ltd. | Semiconductor device and the method of manufacturing the same |
| CN102254827A (zh) * | 2010-05-20 | 2011-11-23 | 富士电机株式会社 | 制造超结半导体器件的方法 |
| JP2012004173A (ja) * | 2010-06-14 | 2012-01-05 | Fuji Electric Co Ltd | 超接合半導体装置の製造方法 |
| CN105514151A (zh) * | 2011-09-27 | 2016-04-20 | 万国半导体股份有限公司 | 精确校准及自平衡的超级结器件的制备方法 |
| US20180061962A1 (en) * | 2012-07-02 | 2018-03-01 | Infineon Technologies Ag | Method for Producing a Doped Semiconductor Layer |
| US20160020101A1 (en) * | 2014-07-15 | 2016-01-21 | Fuji Electric Co., Ltd. | Semiconductor device manufacturing method |
| CN107799419A (zh) * | 2016-08-31 | 2018-03-13 | 无锡华润华晶微电子有限公司 | 超级结功率器件及其制备方法 |
| CN207587736U (zh) * | 2017-09-14 | 2018-07-06 | 中航（重庆）微电子有限公司 | 一种超结器件 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110010694A (zh) * | 2019-05-07 | 2019-07-12 | 无锡紫光微电子有限公司 | 一种高压多次外延型超结mosfet的结构及制造方法 |
| CN110010694B (zh) * | 2019-05-07 | 2024-03-12 | 无锡紫光微电子有限公司 | 一种高压多次外延型超结mosfet的结构及制造方法 |
| WO2022007315A1 (zh) * | 2020-07-09 | 2022-01-13 | 南京华瑞微集成电路有限公司 | 一种改善emi的深沟槽mos器件及其制造方法 |
| CN114122115A (zh) * | 2022-01-28 | 2022-03-01 | 绍兴中芯集成电路制造股份有限公司 | 超结半导体器件及其形成方法 |
| CN114122115B (zh) * | 2022-01-28 | 2022-04-29 | 绍兴中芯集成电路制造股份有限公司 | 超结半导体器件及其形成方法 |
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