CN114122115B - 超结半导体器件及其形成方法 - Google Patents

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Abstract

本发明涉及一种超结半导体器件及其形成方法。该形成方法包括在具有第一掺杂类型的衬底上多次执行外延生长工艺，形成叠加设置的多个子外延层，在一次外延生长工艺结束而下一次外延生长工艺开始前，执行第一掺杂类型离子注入在顶部子外延层中形成位于所述顶部子外延层上部的界面补偿区，所述界面补偿区与多个子外延层之间的界面较近，可以改善多个子外延层中层与层之间的阻抗高于目标值且稳定性差的问题，有助于N柱和P柱的电荷平衡，提升器件耐压性能和成品率。本发明提供的超结半导体器件采用上述形成方法形成，其中多个子外延层中层与层之间的阻抗降低且稳定性提高，有助于提升超结半导体器件的耐压性能和成品率。

Description

超结半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种超结半导体器件及其形成方法。
背景技术
基于超结结构的半导体器件已在中高压开关转换器领域被广泛采用，相比传统的耐压结构，超级结构通过在常规器件的漂移区形成交替排布的P型区（以下称为P柱）和N型区（以下称为N柱），可以在不折损器件耐压能力的情况下，使漂移区的电阻率更低，从而器件同时可以实现较低的导通电阻。对于超结半导体器件，实现高耐压性能的关键在于保持N柱和P柱的电荷平衡。
一种常用的超结半导体器件的制造过程中，衬底上的外延生长层采用多层外延生长工艺形成，其中在相邻的两次外延生长工艺之间插入光刻和注入P型杂质的工艺，以在最后得到的外延生长层中形成交替排布的P柱和N柱。但是，研究发现，由于在每次外延生长工艺的初始阶段，工艺条件尚不稳定，外延生长层中层与层之间的阻抗高于目标值且稳定性差，导致N柱和P柱的电荷平衡发生偏移，进而造成器件耐压性能下降，成品率下降。
发明内容
为了改进多层外延生长工艺，提升超结半导体器件的耐压性能，本发明提供一种超结半导体器件的形成方法，另外还提供一种超结半导体器件。
一方面，本发明提供一种超结半导体器件的形成方法，包括：
在具有第一掺杂类型的衬底上多次执行外延生长工艺，形成叠加设置的多个子外延层，所述外延生长工艺通过原位掺杂使得每个所述子外延层均具有第一掺杂类型，并且，在一次外延生长工艺结束而下一次外延生长工艺开始之前，对所述衬底上的顶部子外延层执行第一掺杂类型离子注入和第二掺杂类型离子注入；
其中，通过所述第二掺杂类型离子注入在所述顶部子外延层中形成多个掺杂区，相邻两个所述子外延层中的掺杂区上下位置相对，通过执行所述第一掺杂类型离子注入在所述顶部子外延层中形成界面补偿区，所述界面补偿区位于所述顶部子外延层的上部。
可选的，在形成所述多个子外延层之后，所述形成方法还包括：执行热推结，使所述掺杂区和所述界面补偿区的掺杂物被激活，在所述多个子外延层中形成沿平行于所述衬底上表面的方向交替排布的P柱和N柱。
可选的，所述热推结采用的温度为900℃~1100℃，热推结时间为10min ~ 30min。
可选的，所述界面补偿区从所述顶部子外延层内延伸至所述顶部子外延层的上表面。
可选的，所述界面补偿区的下表面高于所述掺杂区的下表面。
可选的，所述界面补偿区的下表面高于所述掺杂区的上表面。
可选的，所述顶部子外延层中，所述第一掺杂类型离子注入的掺杂剂量小于所述原位掺杂的掺杂剂量。
可选的，所述顶部子外延层中，所述第一掺杂类型离子注入的注入深度不超过500nm。
可选的，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
一方面，本发明提供一种超结半导体器件，其制造包括上述超结半导体器件的形成方法，所述超结半导体器件包括衬底和在所述衬底上叠加设置的多个子外延层，所述多个子外延层中，在沿平行于所述衬底上表面的方向形成有交替排布的P柱和N柱。
本发明提供的超结半导体器件的形成方法，在在一次外延生长工艺结束而下一次外延生长工艺开始之前，对所述衬底上的顶部子外延层执行第一掺杂类型离子注入在顶部子外延层中形成界面补偿区，所述界面补偿区位于所述顶部子外延层的上部，从而所述界面补偿区与子外延层之间的界面较近，可以改善多个子外延层中层与层之间的阻抗高于目标值且稳定性差的问题，有助于N柱和P柱的电荷平衡，提升器件耐压性能和成品率。
本发明提供的超结半导体器件采用上述形成方法形成，由于利用在一次外延生长工艺结束而下一次外延生长工艺开始之前形成的界面补偿区改善了界面处工艺不稳定及阻抗较大的问题，有助于提升器件的耐压性能和成品率。
附图说明
图1是一种超结半导体器件的三维示意图。
图2是一种超结半导体器件的断面示意图。
图3是一种超结半导体器件在N柱掺杂剂量不变的情况下耐压性能随P柱掺杂剂量的变化曲线。
图4是采用一种多层外延生长工艺得到的外延生长层厚度与薄层电阻的关系曲线。
图5至图12是本发明一实施例的超结半导体器件的形成方法中不同步骤得到的剖面结构示意图。
图13是采用本发明一实施例的超结半导体器件的形成方法得到的外延生长层的薄层电阻与厚度关系的仿真示意图。
附图标记说明：
100-衬底；110-外延生长层；10-P柱；20-N柱；101-栅氧化层；102-栅极；103-源极；104-漏极；105-p基区；210-第一子外延层；220-第二子外延层；230-第三子外延层；211、221-界面补偿区；212、222-P型掺杂区；201-光阻掩模。
具体实施方式
以下结合附图和具体实施例对本发明的超结半导体器件及其形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位（如旋转），示例性术语“在……上”也可以包括“在……下”和其它方位关系。
本发明实施例描述的超结半导体器件的形成方法可用于制造包括超结结构的半导体器件，称为超结半导体器件，所述超结半导体器件例如是绝缘栅双极型晶体管（IGBT）或者金属氧化物半导体场效应管（MOSFET），或者也可以是其它类型的半导体器件。在超结半导体器件中，P柱和N柱沿与衬底的主表面平行的方向交替地排布，构成超结结构。需要说明的是，根据沟道中的迁移离子类型的不同，可以利用以下描述的超结半导体器件的制造方法制造N型或P型的超结半导体器件。当要制造的超结半导体器件为N型器件时，下述的第一掺杂类型为N型，第二掺杂类型为P型。可以理解，将N型器件的掺杂导电类型进行N型和P型的互换及适应性调整可得到P型器件的结构。N型的掺杂物例如为磷或砷，P型的掺杂物例如为硼或铟。
图1是一种超结半导体器件的三维示意图。图2是一种超结半导体器件的断面示意图。参照图1和图2，以一种具有超结结构的N型MOSFET为例，该N型MOSFET包括N型重掺杂（n+）的衬底100以及在衬底100上形成的N型掺杂的外延生长层110，该外延生长层110由多次外延生长工艺形成。外延生长层110中，超结结构的P柱10沿外延生长层110的厚度方向延伸，N柱20夹设在P柱10之间。每两个P柱10排布有一个MOS单元。MOS单元包括在外延生长层110上形成的栅氧化层101、栅极102及源极103，漏极104设置于衬底100的背面，栅极102和源极103之间设置有保护层。p基区105与P柱10交叠，且从外延生长层110内延伸至外延生长层110的上表面，p基区105顶部设置有重掺杂的p+区和n+区，n+区为MOS单元的与源极103电连接的源区。
图3是一种超结半导体器件在N柱掺杂剂量不变的情况下耐压性能随P柱掺杂剂量的变化曲线。参照图3，仍以一种具有超结结构的N型MOSFET为例，对于在P柱和N柱之间形成的突变结，其电荷平衡条件可以利用下面的关系式表示：
NP · XN= NN · XP，
其中，NP表示P柱的掺杂剂量，XP表示P柱的宽度，NN表示N柱的掺杂剂量，XN表示N柱的宽度。如图3所示，击穿电压（BV）在P柱和N柱达到电荷平衡时最大，如果电荷平衡位置发生偏移（shift），击穿电压会明显下降，即器件的耐压性能会下降。
图4是采用一种多层外延生长工艺得到的外延生长层的厚度与薄层电阻的关系曲线。图4所示曲线对应的多层外延生长工艺中，在N型衬底上依序多次执行外延生长工艺，以形成如图1和图2所示的N型MOSFET中的外延生长层110，其中，在在一次外延生长工艺结束而下一次外延生长工艺开始之前（即相邻的两次外延生长过程之间），对衬底上通过最近实施的外延生长工艺得到的子外延层执行P型离子注入，在该子外延层中形成多个P型掺杂区，相邻两个子外延层中的P型掺杂区上下位置相对，在完成全部外延生长工艺后，进行热处理，使得相邻的子外延层中位置正对的P型掺杂区扩散并连接，形成P柱。参照图4，为了检测多层外延生长工艺对外延生长层110的均匀性的影响，采用已知检测方法检测外延生长层110不同厚度处（Epi THK）的薄层电阻Rs，结果显示，在相邻两个子外延层的界面附近的一定宽度范围，薄层电阻Rs明显增大，体现在曲线上出现的“鼓包”，表面该宽度范围的N型掺杂物浓度（以图1和图2所示的N型MOSFET为例）较低，并且，如图4中检测曲线A、检测曲线B及检测曲线C所示，界面处薄层电阻Rs增大的幅度和位置并不稳定，对于不同批次的多层外延生长工艺存在差别，这些因素导致了这种多层外延生长工艺下N柱和P柱的电荷平衡容易发生偏移，使得器件耐压性能下降，成品率随之下降。
发明人研究发现，图4所示曲线对应的多层外延生长工艺中，P柱的掺杂剂量由P型离子注入决定，工艺较为稳定，而N柱的掺杂剂量由多次外延生长工艺决定，但是由于每次外延生长工艺在初始阶段的功率、掺杂气源及真空环境等条件不稳定，导致在相邻两个子外延层的界面附近的一定宽度范围内，薄层电阻Rs明显较目标值增大，造成电荷平衡偏移及击穿电压下降，且薄层电阻Rs较不稳定，重复性差。
为了改进多层外延生长工艺，提升及稳定超结半导体器件的耐压性能，本发明实施例涉及一种超结半导体器件的形成方法，该形成方法包括：在具有第一掺杂类型的衬底上多次执行外延生长工艺，形成叠加设置的多个子外延层，所述外延生长工艺通过原位掺杂使得每个所述子外延层均具有第一掺杂类型，并且，在一次外延生长工艺结束而下一次外延生长工艺开始之前，对所述衬底上的顶部子外延层执行第一掺杂类型离子注入和第二掺杂类型离子注入；其中，通过所述第二掺杂类型离子注入在所述顶部子外延层中形成多个掺杂区，相邻两个所述子外延层中的掺杂区上下位置相对，通过执行所述第一掺杂类型离子注入在所述顶部子外延层中形成界面补偿区，所述界面补偿区位于所述顶部子外延层的上部。该形成方法在相邻两次外延生长工艺之间，在顶部子外延层中形成具有第一掺杂类型的界面补偿区，可以改善子外延层界面处工艺不稳定及阻抗较大的问题，有助于N柱和P柱的电荷平衡，提升器件耐压性能和成品率。
本发明实施例的超结半导体器件的形成方法中，具有第一掺杂类型的衬底可采用本领域公知的衬底，示例的，所述具有第一掺杂类型的衬底为重掺杂的N型硅衬底，在所述N型硅衬底上进行N型原位掺杂的外延生长工艺时，可以采用硅烷（SiH4）、二氯硅烷（SiH2Cl2）及Si2H6中的一种或多种作为硅源，并使用磷烷以便引入N型掺杂物。
图5至图12是本发明一实施例的超结半导体器件的形成方法中不同步骤得到的剖面结构示意图。首先参照图5至图11，一实施例中，第一掺杂类型示例为N型，第二掺杂类型示例为P型，超结半导体器件的形成方法包括如下过程：
首先，如图5所示，在一具有N型重掺杂（n+）的衬底200上采用N型原位掺杂的外延生长工艺形成第一子外延层210，第一子外延层210为N型掺杂，其厚度例如约1μm~2μm；
然后，如图6所示，进行第一掺杂类型离子注入，此处为N型离子注入，在第一子外延层210的上部形成一界面补偿区211，使得界面补偿区211的N型掺杂物的浓度大于第一子外延层210中其它区域的N型掺杂物的浓度，此处“第一子外延层210的上部”指界面补偿区211距离第一子外延层210的上表面较距离第一子外延层210的下表面更近，例如界面补偿区211位于第一子外延层210的表层或表层附近，因而该N型离子注入可看作浅层注入，并且可以不采用掩模；
接着，如图7所示，进行光刻工艺为下一步的P型离子注入作准备，利用该光刻工艺在第一子外延层210上表面形成光阻掩模201，光阻掩模201中的多个开口均露出第一子外延层210的上表面；
然后，如图8所示，进行第二掺杂类型离子注入，此处为P型离子注入，在第一子外延层210中形成多个P型掺杂区212；
接着，如图9所示，去除光阻掩模201，在第一子外延层210上采用N型原位掺杂的外延生长工艺形成第二子外延层220；
然后，如图10所示，再次进行N型离子注入、光刻工艺以及P型离子注入，在第二子外延层220中形成界面补偿区221以及多个P型掺杂区222，第二子外延层220中的多个P型掺杂区222分别位于第一子外延层210中的多个P型掺杂区212的正上方，以便于在后续热推结之后上下相对的两个P型掺杂区相互连接；
接着，根据多层外延生长工艺的具体设计，进行后续子外延层的沉积，并且在相邻两次外延生长工艺之间，插入上述N型离子注入、光刻工艺以及P型离子注入的步骤，直至完成所有子外延层的外延生长工艺。如图11所示，作为示例，该实施例中，位于第二子外延层210上的第三子外延层230形成之后，完成了所有子外延层的外延生长工艺。
上述超结半导体器件的形成方法中，在相邻两次外延生长工艺之间先进行N型离子注入，再进行光刻工艺和P型离子注入，但该顺序并不是固定的，在另外一些实施例中，在相邻两次外延生长工艺之间也可以先进行光刻工艺和P型离子注入，再进行N型离子注入。此外，对于要形成两个以上的相邻子外延层界面的多层外延生长工艺的情形，可以针对全部子外延层的界面，均在位于下层的子外延层中形成上述界面补偿区，也可以仅针对部分子外延层的界面，在位于下层的子外延层中形成上述界面补偿区。
在通过执行所述第一掺杂类型离子注入在最近形成的子外延层即顶部子外延层中形成界面补偿区的步骤中，如图6和图10所示，一些实施例中，所述界面补偿区从所述顶部子外延层内延伸至所述顶部子外延层的上表面。但不限于此，在另一些实施例中，所述界面补偿区可以位于所述顶部子外延层内，例如所述顶部子外延层的上表面的附近，但未延伸至所述顶部子外延层的上表面。
所述第一掺杂类型离子注入的注入深度可以根据需要设置，具体的，可以在不进行该第一掺杂类型离子注入时测量外延生长层不同深度处薄层电阻Rs的曲线，测量界面附近出现的薄层电阻显著增大区域（如上述“鼓包”区域）的宽度，基于该宽度设置改进方案中第一掺杂类型离子注入的注入深度，可设置注入深度小于或等于上述薄层电阻显著增大区域的宽度。例如，一实施例中，在不进行上述N型浅层注入时，在相邻子外延层的界面附近的薄层电阻显著增大区域（如上述“鼓包”区域）的底部宽度（最大宽度）为500nm，则在该界面的顶部子外延层中形成界面补偿区时，第一掺杂类型离子注入的注入深度小于或等于500nm。
在一些实施例中，通过上述第二掺杂类型离子注入在顶部子外延层中形成的掺杂区（如图11中的P型掺杂区212和222）位于相应的顶部子外延层的中部或下部（指厚度方向上的位置），所述界面补偿区位于上部，则所述界面补偿区的下表面高于所述掺杂区的下表面。进一步的，根据界面补偿区和掺杂区的注入条件设置，一些实施例中，所述界面补偿区的下表面高于所述掺杂区的上表面。
由于第一掺杂类型离子注入形成的界面补偿区用于对补偿界面的阻抗较大和不稳定的问题进行补偿，上述第一掺杂类型离子注入的掺杂剂量可设置为小于所述原位掺杂的掺杂剂量，其对于相应的导电柱（如图12中的N柱）的掺杂剂量的影响较小。
在一些实施例中，参照图12，超结半导体器件的形成方法还包括：在形成所述多个子外延层之后（即完成多层外延生长后），执行热推结，使如图11中的P型掺杂区212和222以及界面补偿区211和221中的掺杂物被激活，所述多个子外延层中形成沿平行于衬底200上表面的方向交替排布的P柱10和N柱。所述热推结采用的温度例如为900℃~1100℃，热推结时间例如为10min ~ 30min。
具体的，通过热推结，第一子外延层210、第二子外延层220和第三子外延层230中的每列上下相对的P型掺杂区中的掺杂离子被激活、扩散而连接在一起，作为超结结构中的P柱，位于相邻P柱之间的具有N型掺杂的第一子外延层210、第二子外延层220和第三子外延层230作为超结结构中的N柱。此外，通过热推结，在第一子外延层210中形成的界面补偿区211中的掺杂离子被激活，并向第一子外延层210和第二子外延层220的界面扩散，在第二子外延层220中形成的界面补偿区221中的掺杂离子被激活，并向第二子外延层220和第三子外延层230的界面扩散，并补偿界面处的空穴以及缺陷，使得界面处的N柱掺杂浓度和N柱其它区域的掺杂浓度的差异趋于一致，可以降低第一子外延层210和第二子外延层220的界面以及第二子外延层220和第三子外延层230的界面处及附近的阻抗，如此，如图13所示，多个子外延层（图13中分别以Epi3、Epi2和Epi1表示）界面处的薄层电阻Rs不会明显增大，并且，不同曲线代表的多次测试结果的差异较小，即工艺稳定性也得到了提升。因此，利用本发明实施例的超结半导体器件的形成方法，可以改善由于外延生长工艺在初始阶段的功率、掺杂气源及真空环境等条件不稳定而导致在相邻两个子外延层的界面附近一定宽度范围内薄层电阻明显较目标值增大且不稳定的问题，有助于N柱和P柱的电荷平衡，提升器件耐压性能和成品率。
本发明实施例还包括一种超结半导体器件，该超结半导体器件的制作包括上述实施例描述的超结半导体器件的形成方法，所述超结半导体器件包括衬底和在所述衬底上叠加设置的多个子外延层，所述多个子外延层中，在沿平行于衬底上表面的方向形成有交替排布的P柱和N柱。所述超结半导体器件例如是绝缘栅双极型晶体管（IGBT）或者金属氧化物半导体场效应管（MOSFET），或者也可以是其它类型的半导体器件，例如可具有如图1或图2所示的基本结构，此处不再赘述。所述超结半导体器件中，利用相邻两次外延生长工艺之间制作的界面补偿区使得多个子外延层中层与层之间的阻抗降低，且稳定性提高，有助于提升器件的耐压性能和成品率。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同和相似的部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种超结半导体器件的形成方法，其特征在于，包括：
在具有第一掺杂类型的衬底上多次执行外延生长工艺，形成叠加设置的多个子外延层，所述外延生长工艺通过原位掺杂使得每个所述子外延层均具有第一掺杂类型，并且，在一次外延生长工艺结束而下一次外延生长工艺开始之前，对所述衬底上的顶部子外延层执行第一掺杂类型离子注入和第二掺杂类型离子注入；
其中，通过执行所述第二掺杂类型离子注入在所述顶部子外延层中形成多个掺杂区，相邻两个所述子外延层中的掺杂区两两上下位置相对而构成多个列，每列上下位置相对的掺杂区用于形成第二掺杂类型柱；通过执行所述第一掺杂类型离子注入在所述顶部子外延层中形成界面补偿区，所述界面补偿区位于所述顶部子外延层的上部，所述第一掺杂类型离子注入的掺杂剂量小于所述原位掺杂的掺杂剂量。
2.如权利要求1所述的形成方法，其特征在于，在形成所述多个子外延层之后，所述形成方法还包括：
执行热推结，使所述掺杂区和所述界面补偿区的掺杂物被激活，在所述多个子外延层中形成沿平行于所述衬底上表面的方向交替排布的P柱和N柱。
3.如权利要求2所述的形成方法，其特征在于，所述热推结采用的温度为900℃~1100℃，热推结时间为10min ~ 30min。
4.如权利要求1所述的形成方法，其特征在于，所述界面补偿区从所述顶部子外延层内延伸至所述顶部子外延层的上表面。
5.如权利要求1所述的形成方法，其特征在于，所述界面补偿区的下表面高于所述掺杂区的下表面。
6.如权利要求5所述的形成方法，其特征在于，所述界面补偿区的下表面高于所述掺杂区的上表面。
7.如权利要求1所述的形成方法，其特征在于，所述顶部子外延层中，所述第一掺杂类型离子注入的注入深度不超过500nm。
8.如权利要求1所述的形成方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
9.一种超结半导体器件，其特征在于，其制造包括如权利要求1至8任一项所述的超结半导体器件的形成方法，所述超结半导体器件包括衬底和在所述衬底上叠加设置的多个子外延层，所述多个子外延层中，在沿平行于所述衬底上表面的方向形成有交替排布的P柱和N柱。
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