CN103972288A - 超结沟槽式金属氧化物半导体场效应晶体管及其制备方法 - Google Patents

超结沟槽式金属氧化物半导体场效应晶体管及其制备方法 Download PDF

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Abstract

本发明公开了一种用于高压器件的超结沟槽式金属氧化物半导体场效应晶体管。在该超结沟槽式金属氧化物半导体场效应晶体管的每个单元中，超结结构包括第一导电类型的第一柱状掺杂区，其位于一对第二导电类型的第二柱状掺杂区之间，该第二柱状掺杂区邻近一对具有埋式空洞的深沟槽的侧壁。同时，该所述每个单元的一对所述的深沟槽之间，还包括至少一个沟槽栅和多个沟槽式源-体接触结构。

Description

超结沟槽式金属氧化物半导体场效应晶体管及其制备方法
相关申请的交叉引用
本申请案要求对于2013年1月28日提交的美国专利申请第13/751,458号的优先权，该专利申请披露的内容通过全文引用而结合与本文中。
技术领域
本发明主要涉及功率半导体器件的单元结构，器件构造和制造工艺。更具体地，本发明涉及超结沟槽式金属氧化物半导体场效应晶体管(MOSFET，下同)的新型改良的单元结构，器件构造和制造工艺。
背景技术
与传统沟槽式MOSFET相比，超结沟槽式MOSFET(super-junctiontrench MOSFET，下同)由于其具有较高的击穿电压和较低的漏源电阻Rds而更具吸引力。众所周知，超结沟槽式MOSFET是通过将重掺杂衬底上的p型柱状结构和n型柱状结构平行排列并相互连接实现的，然而，其制造良品率不稳定，这是由于超结沟槽式MOSFET对于制造工艺和条件非常敏感，例如：p型柱状结构掺杂物和n型柱状结构掺杂物由后续热处理工艺引起的再扩散问题；位于柱状结构内的陷阱电荷等等。这些都会导致超结沟槽式MOSFET处于电荷不平衡的危险状态。更具体地，这些不希望有的影响在小于200V的较低偏压下随着柱状结构宽度变窄而更为显著。
美国专利号为U.S.7,601,597的现有技术公开了一种能够避免上述p型柱状结构掺杂物和n型柱状结构掺杂物再扩散问题的方法，例如在如图1A所示的N沟道沟槽式MOSFET中，在所有的扩散工艺完成后再形成p型柱状结构，这些扩散工艺包括：沟槽刻蚀后的牺牲氧化，栅氧化，P体区形成和n+源区形成等等。
然而，这个现有技术公开的方法并不实用，因为，第一，p型柱状结构是通过在n型外延层中刻蚀的深沟槽中额外生长一层p型外延层形成的；第二，在p型外延层生长之后需要额外进行化学机械抛光用于表面平坦化；第三，需要进行两次沟槽刻蚀(一次浅沟槽用于形成沟槽栅，另一次深沟槽用于形成p型柱状结构)，所有这些增加的成本不利于大规模生产。而且，其他因素诸如：由位于柱状结构内的陷阱电荷引起的电荷不平衡问题仍没有解决。
现有技术(论文“Industrialization of Resurf stepped oxide technology forPower Transistor”，M.A.Gajda等著，和论文“Tunable Oxide-BypassedTrench Gate MOSFET Breaking the Ideal Super-junction MOSFETPerformance Line at Equal Column Width”，Xin Yant等著)公开了用于解决上面讨论的由传统超结沟槽式MOSFET引起的技术限制的器件结构，如图1B和图1C所示。图1B和图1C中的器件结构都可以获得相对传统超结沟槽式MOSFET较低的漏源电阻Rds和较高的击穿电压，因为图1B和图1C中的每个外延层的掺杂浓度都高于传统的超结沟槽式MOSFET。
再如图1B和图1C中所示，两种器件结构都具有深沟槽，同时一层厚氧化层沿着深沟槽的侧壁和底部延伸进入漂移区。唯一的区别是，图1B中的器件结构具有单层外延层(N Epi，如图1B所示)而图1C中的器件结构具有双层外延层(Epi1和Epi2，如图1C所示，位于重掺杂衬底上的外延层Epi1的掺杂浓度低于沟道区附近的外延层Epi2)。由于p型柱状结构掺杂物和n型柱状结构掺杂物的相互扩散，图1B和图1C中的器件结构都不存在电荷不平衡问题，解决了由传统超结沟槽式MOSFET引起的技术限制，然而，只有当偏置电压低于200V时，图1B和图1C中器件结构相对于传统超结沟槽式MOSFET才具有优势，这意味着，当偏置电压高于200V时，传统超结沟槽式MOSFET反而具有较低的漏源电阻Rds这个优势。
因此，在半导体功率器件领域，特别是超结沟槽式MOSFET设计和制造领域，仍需要提供一种新型的单元结构和器件构造来解决上述难题和设计限制。
发明内容
本发明提供了一种超结沟槽式MOSFET，通过调整氧化层的厚度以减小电荷不平衡，陷阱电荷等的影响，可以自由地优化器件性能和提高制造能力。而且，仅需要单层外延层，比现有技术有更好的成本效益。此外，本发明还提供了在单元结构具有多个沟槽栅和有埋式空洞(buried voids)的深沟槽的器件结构。
根据本发明的一个实施例，本发明提供了一种超结沟槽式MOSFET，其包括多个单元，每个单元包括：衬底，其为第一导电类型；外延层，其为所述的第一导电类型，位于所述的衬底上，所述的外延层的掺杂浓度低于所述的衬底；一对深沟槽，其填充以介电材料，从所述的外延层的上表面开始向下延伸入所述的外延层，每个所述的深沟槽包括一个位于介电材料内的埋式空洞；台面，其位于所述的一对深沟槽之间；第一柱状掺杂区，其为所述的第一导电类型，位于台面内；一对第二柱状掺杂区，其为第二导电类型，位于所述的台面内并邻近所述的深沟槽的侧壁，围绕并平行于所述的第一柱状掺杂区；体区，其为所述的第二导电类型，位于所述的台面内并覆盖所述的第一柱状掺杂区和第二柱状掺杂区的上表面；至少一个沟槽栅，其填充以掺杂的多晶硅层并衬以栅氧化层，从所述的台面的上表面开始延伸，穿过所述的体区并延伸入所述的第一柱状掺杂区；多个沟槽式源-体接触结构，其位于所述的台面内，每个所述的沟槽式源-体接触结构填充以接触金属插塞，穿过一层接触夹层并延伸入所述的体区；源区，其为所述的第一导电类型，靠近所述的体区的上表面，位于每个沟槽栅的上部分侧壁和邻近的沟槽式源-体接触结构的侧壁之间，其中所述的源区的掺杂浓度高于所述的外延层。
根据本发明的实施例的超结沟槽式MOSFET进一步包括用于栅连接的沟槽栅，其通过一个沟槽式栅接触结构连接至栅金属，其中所述的用于栅连接的沟槽栅穿过所述的体区并延伸入所述的第一柱状掺杂区而没有被所述的源区围绕。
根据本发明的一些优选的实施例，所述的超结沟槽式MOSFET进一步包括终端区，其包括多个第二导电类型的保护环结构(guard rings)。
根据本发明的一些优选的实施例，其中每个所述的深沟槽的沟槽底部都位于衬底上方并低于每个所述的第一柱状掺杂区和第二柱状掺杂区的底面；在另一些优选的实施例中，每个所述的深沟槽的沟槽底部进一步延伸入所述的衬底，且每个所述的第一柱状掺杂区和第二柱状掺杂区的底面接触到所述的衬底。
根据本发明的一些优选的实施例，在每个单元中仅包括一个沟槽栅；在另一些优选的实施例中，在每个单元中包括多个沟槽栅用于降低沟道电阻并进一步降低漏源电阻Rds，同时增大电容并进一步提高静电放电能力。
根据本发明的一些优选的实施例，衬在所述的掺杂的多晶硅层上的栅氧化层沿着沟槽栅的底部的厚度等于或小于沿着沟槽栅侧壁的厚度；在另一些优选的实施例中，衬在所述的掺杂的多晶硅层上的栅氧化层沿着沟槽栅底部的厚度大于沿着沟槽栅侧壁的厚度。
根据本发明的一些优选的实施例，所述的第一导电类型是N型，所述的第二导电类型是P型；在另一些优选的实施例中，所述的第一导电类型是P型，所述的第二导电类型是N型。
本发明还公开了一种制造具有屏蔽电极的超结沟槽式MOSFET的单元的方法，包括：在位于第一导电类型的衬底上的所述的第一导电类型的外延层中形成一对深沟槽；进行第一导电类型的掺杂物的有角度的离子注入并进行扩散以在每两个相邻的所述的深沟槽之间的台面区域内形成具有柱形形状的第一柱状掺杂区；进行第二导电类型的掺杂物的有角度的离子注入并进行扩散以在所述的深沟槽的侧壁附近形成具有柱形形状的第二柱状掺杂区，其围绕并平行于所述的第一柱状掺杂区；在所述的深沟槽中淀积具有埋式空洞的介电材料；形成至少一个沟槽栅，延伸入位于所述的一对深沟槽之间的所述的第一柱状掺杂区；和形成体区和源区，其中所述的体区为第二导电类型，所述的源区为所述的第一导电类型。
通过参考以下各个附图，阅读下文对优选实施例的详细描述，本发明的上述及其他的目的和优点对于本领域的普通技术人员来说无疑是显而易见的。
附图说明
经过对下面参阅附图及实施例的详细说明，本发明的所有这些目的与特征会更清楚地显现出来，其中：
图1A是现有技术所公开的一种超级结沟槽式MOSFET的剖面图。
图1B是另一现有技术所公开的一种沟槽式MOSFET的剖面图。
图1C是另一现有技术所公开的一种沟槽式MOSFET的剖面图。
图2A是根据本发明的一个优选的实施例的剖面图。
图2B是根据本发明的另一个优选的实施例的剖面图。
图3是根据本发明的另一个优选的实施例的剖面图。
图4是根据本发明的另一个优选的实施例的剖面图。
图5是根据本发明的另一个优选的实施例的剖面图。
图6是根据本发明的另一个优选的实施例的剖面图。
图7是根据本发明的另一个优选的实施例的剖面图。
图8是根据本发明的另一个优选的实施例的剖面图。
图9是根据本发明的另一个优选的实施例的剖面图。
图10是根据本发明的另一个优选的实施例的剖面图。
图11是单元中模拟的漏源电阻Rds和沟槽栅数量关系的曲线。
图12是根据本发明的另一个优选的实施例的剖面图。
图13是根据本发明的另一个优选的实施例的剖面图。
图14A至图14I是制造如图12所示的超结沟槽式MOSFET的一系列制造步骤的剖面图。
具体实施方式
下面参照附图更详细地描述本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
图2A所示的是根据本发明的一个优选的实施例，其中N沟道超结沟槽式MOSFET 200形成在位于N+衬底202之上的N-外延层201中，所述的N+衬底202的底部覆盖有金属层Ti/Ni/Ag作为漏极金属203。所述的N沟道超结沟槽式MOSFET 200包括多个单元，每个单元(如图2A中所示的虚线之间)包括一对深沟槽204，其从外延层201的上表面开始垂直向下延伸，没有接触到外延层201和衬底202之间的界面。屏蔽电极205衬以厚的介电层206并位于每个深沟槽204内。所述的屏蔽电极205通过填充以一个沟槽式源接触结构225而连接至超结沟槽式MOSFET 200的源极金属213，其中所述的沟槽式源接触结构225填充以一个接触金属插塞218(优选地为钨插塞)，穿过一个接触夹层220并延伸入所述的屏蔽电极205。在每个单元的一对深沟槽204之间形成一个台面，其中形成有N型第一柱状掺杂区208和一对P型第二柱状掺杂区207，其邻近深沟槽204的侧壁，平行且围绕所述的N型第一柱状掺杂区208。所述的N型第一柱状掺杂区208和P型第二柱状掺杂区207的底部均位于深沟槽204的沟槽底部上方。在N型第一柱状掺杂区208和P型第二柱状掺杂区207的上表面，形成有p型体区209，其延伸于每对所述的深沟槽204之间。此外，一个沟槽栅210穿过p型体区209且进一步延伸入所述的N型第一柱状掺杂区208，其中沟槽栅210包括衬以栅氧化层212的栅电极211，其中所述的栅电极211优选的为掺杂的多晶硅层，其延伸至用于栅连接的一个沟槽栅210’，通过一个填充以所述的接触金属插塞218的沟槽式栅接触结构223而进一步连接至所述的超结沟槽式MOSFET 200的栅极金属214，其中用于栅连接的沟槽栅210’和沟槽栅210具有相同的填充结构。更优选的，用于栅连接的沟槽栅210’的沟槽宽度大于所述的沟槽栅210。在所述的栅电极211的上表面，接触夹层220将栅电极211与源极金属213分隔开。在每个台面内，形成有多个沟槽式源-体接触结构217，其填充以所述的接触金属插塞218，且穿过接触夹层220并延伸入所述的p型体区209。此外，n+源区216形成于沟槽栅210和邻近的沟槽式源-体接触结构217之间，且围绕沟槽栅210的上部分侧壁。因此，p型体区209和n+源区216通过所述的多个沟槽式源-体接触结构217连接至源极金属213。同时，一个p+体欧姆接触区221至少围绕每个沟槽式源-体接触结构217的底部以减小接触金属插塞218和p型体区209之间的接触电阻。在这个优选的实施例中，接触金属插塞优选地均为钨插塞，其衬以Ti/TiN或Co/TiN或Ta/TiN作为势垒金属层。
图2B所示的是根据本发明的另一个优选的超结沟槽式MOSFET 200’的剖面图，其与图2A中的超结沟槽式MOSFET 200具有相似的结构，即具有N型第一柱状掺杂区238和P型第二柱状掺杂区237。不同之处在于，图2B中的N沟道超级沟槽式MOSFET 200’进一步包括终端区245，其具有多个保护环，其中第一类型保护环239(1st GR，如图2B所示)连接至n+源区241，第二类型保护环(2nd GR，如图2B所示)242是悬浮的保护环其在终端区245具有悬浮的电压，其中第一类型保护环239和第二类型保护环242的结深均大于p型体区246。此外，第一类型保护环239通过p型体区246连接至一个N型第三柱状掺杂区238’和一个第四P型柱状掺杂区237’，其中所述的N型第三柱状掺杂区238’的柱状宽度大约是N型第一柱状掺杂区238的一半，所述的P型第四柱状掺杂区237’的柱状宽度与P型第二柱状掺杂区237相同。
图3所示是根据本发明的另一个优选的实施例的N沟道超结沟槽式MOSFET 300的剖面图，其与图2A中的超结沟槽式MOSFET 200相似，除了在图3中，深沟槽304从N-外延层301的上表面开始穿过N-外延层301并进一步延伸入N+衬底302。此外，N型第一柱状掺杂区308和P型第二柱状掺杂区307的底部接触到N-外延层301和N+衬底302之间的界面。
图4所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET400的剖面图，其与图2A中的超级结沟槽式MOSFET 200相似，除了在图4中，每个单元包括多个沟槽栅410以降低沟道电阻从而降低漏源电阻Rds，使得电容增大进一步提高静电放电能力。如图4所示，p型体区409的每个部分都通过沟槽式源-体接触结构417连接至N沟道超结沟槽式MOSFET 400的源极金属413。
图5所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET500的剖面图，其与图3中超结沟槽式MOSFET 300相似，除了在图5中，每个单元包括多个沟槽栅510以降低沟道电阻从而降低漏源电阻Rds，使得电容增大进一步提高静电放电能力。如图5所示，p型体区509的每个部分都通过沟槽式源-体接触结构517连接至N沟道超结沟槽式MOSFET500的源极金属513。
图6所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET600的剖面图，其与图4相似，除了在图6中，深沟槽604仅仅填充以厚介电材料606而没有屏蔽电极。
图7所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET700的剖面图，其与图5相似，除了在图7中，深沟槽704仅仅填充以厚介电材料706而没有屏蔽电极。
图8所示的是根据本发明的另一个优选的N沟道超结沟槽式MOSFET800的剖面图，其与图6中的超结沟槽式MOSFET 600具有相似的结构，除了图8中的N沟道超结沟槽式MOSFET 800进一步包括终端区845，其具有多个保护环结构，其中第一类型保护环839(1st GR，如图8所示)连接至n+源区841，第二类型保护环(2nd GR，如图8所示)842是悬浮的保护环即在终端区845具有悬浮的电压，其中第一类型保护环839和第二类型保护环842的结深均大于p型体区846。
图9所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET900的剖面图，其与图7中的超结沟槽式MOSFET700具有相似的结构，除了图9中的N沟道超结沟槽式MOSFET 900进一步包括终端区945，其具有多个保护环结构，其中第一类型保护环939(1st GR，如图9所示)连接至n+源区941，第二类型保护环(2nd GR，如图9所示)942是悬浮的保护环即在终端区945具有悬浮的电压，其中第一类型保护环939和第二类型保护环942的结深均大于p型体区946。
图10所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET600’的剖面图，其与图6中超结沟槽式MOSFET 600具有相似的结构，除了在图10中，衬于栅电极611的栅氧化层沿着每个沟槽栅610底部的厚度大于沿着每个沟槽栅610侧壁的厚度。然而在图6中，栅氧化层沿着每个沟槽栅底部的厚度等于或小于沿着每个沟槽栅侧壁的厚度。
图11所示的模拟的漏源电阻Rds和沟槽栅的数量从一到四之间的关系，从曲线中可以看出，在每个单元，模拟的漏源电阻Rds随着沟槽栅数量的增加而减小。
图12所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET700’的剖面图，其与图7中超结沟槽式MOSFET 700具有相似的结构，除了在图12中，每个位于深沟槽704’中的厚介电材料706’内有一个埋式空洞770。
图13所示的是根据本发明的另一优选的N沟道超结沟槽式MOSFET900’的剖面图，其与图12中的超结沟槽式MOSFET 700’具有相似的结构，除了图13中进一步包括终端区945’，其具有多个保护环结构，其中第一类型保护环939’(1st GR，如图13所示)连接至n+源区941’，第二类型保护环942’(2nd GR，如图13所示)是悬浮的保护环即在终端区945’具有悬浮的电压，其中第一类型保护环939’和第二类型保护环942’的结深均大于p型体区946’。
图14A至图14I所示为制造图12中的超结沟槽式MOSFET的一系列优选的实施步骤。在图14A中，N-外延层711生长在N+衬底712上，其中N+衬底712的掺杂浓度高于N-外延层711，并与N-外延层711共用一个界面(IF)。接着，一层硬掩模板714，优选地可以采用氧化层，覆盖N-外延层711的上表面。然后，在沟槽掩模板(图中未示出)覆盖在硬掩模板714上之后，通过相继的干氧刻蚀和干硅刻蚀，一对深沟槽704’刻蚀穿过硬掩模板714进入N-外延层711或穿过外延层711进入衬底712。
在图14B中，进行实施下游等离子体各向同性干硅刻蚀以去除在刻蚀深沟槽704’时引入的等离子体损伤。此时，硬掩模板714仍保留在N-外延层711的上表面以阻挡后继的有角度的离子注入。
在图14C中，沿着深沟槽704’的内表面生长一层厚度大约为100埃的衬垫氧化层715。接着，进行磷掺杂物的有角度的离子注入和驱进以在台面内深沟槽704’的侧壁之间形成N型第一柱状掺杂区716。
在图14D中，进行硼掺杂物的另一有角度的离子注入和扩散步骤以形成一对具有柱形形状的P型第二柱状掺杂区717，其围绕并平行于N型第一柱状掺杂区716，如图14E所示。
在图14F中，先去除硬掩模板714(如图14E所示)和衬垫氧化层715(如图14C所示)。通过介电材料淀积步骤，在深沟槽704’中填充介电材料706’，其中介电材料706’内存在埋式空洞770。然后，通过回刻蚀或化学机械抛光从N-外延层的上表面去除介电材料706’。
在图14G中，提供一个栅沟槽掩模板(图中未示出)，刻蚀形成多个栅沟槽720和至少一个宽栅沟槽721并延伸入N型第一柱状掺杂区716，其中所述的宽栅沟槽721的沟槽宽度优选地大于栅沟槽720。然后，生长一层牺牲氧化层(未示出)并通过去除该牺牲氧化层以消除在形成栅沟槽时引入的等离子体损伤。接着，沿着栅沟槽720和宽栅沟槽721的内表面生长一层栅氧化层722。然后，淀积另一掺杂的多晶硅层以填充栅沟槽720和宽栅沟槽721，该多晶硅层通过回刻或等离子体刻蚀形成栅电极723。随后，在N-外延层711的上表面使用一个保护环掩模板(图中未示出)，进行保护环离子注入和扩散步骤以在终端区(图中未示出)形成多个保护环。然后使用一个体区掩模板(图中未示出)，进行p型掺杂物的离子注入和扩散以形成p型体区724。接着去除体区掩膜板并使用一个源区掩模板(图中未示出)，进行n型掺杂物的离子注入和扩散步骤以在靠近p型体区724的上表面形成n+源区725，其掺杂浓度高于所述的外延层711。
在图14H中，在器件结构的整个上表面淀积一层绝缘层用作接触夹层727。然后，在接触夹层727上使用一个接触区掩模板(未示出)之后，通过相继地进行干氧刻蚀和干硅刻蚀形成多个接触孔洞。其中接触孔洞728在穿过接触夹层727之后，进一步穿过n+源区725并延伸入台面内的p型体区724，接触孔洞728’延伸入宽栅沟槽721内的栅电极723中。然后，进行BF2离子注入以在p型体区724内形成多个p+体欧姆接触区730，其至少围绕接触孔洞728的底部。
在图14I中，沿着所有的接触孔洞的侧壁和底部淀积一层Ti/TiN或Co/TiN或Ta/TiN作为势垒金属层，接着进行快速热退火步骤以形成硅化物。然后，在势垒金属层上面淀积一层钨材料层，其中钨材料层和势垒金属层通过回刻形成多个接触金属插塞732，分别用于：沟槽式源-体接触结构733和沟槽式栅接触结构735。接着，在接触夹层727上淀积一层衬以减阻层Ti或Ti/TiN的金属层铝合金或铜，并接着使用一个金属掩模板(图中未示出)进行金属刻蚀步骤，以形成源极金属740和栅极金属741。
尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过所述的指导，可以对本发明做出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。

Claims (11)

1.一种超结沟槽式金属氧化物半导体场效应晶体管，其特征在于，包括位于有源区的多个单元，每个单元所述包括：
衬底，其为第一导电类型；
外延层，其为所述的第一导电类型，生长在所述的衬底上，所述的外延层的掺杂浓度低于所述的衬底；
一对深沟槽，其填充以介电材料，从所述的外延层的上表面开始向下延伸入所述的外延层，每个所述的深沟槽包括一个位于所述的介电材料中的埋式空洞；
台面，其位于所述的一对深沟槽之间；
第一柱状掺杂区，其为所述的第一导电类型，具有柱形形状，位于每个所述的台面内；
一对第二柱状掺杂区，其为第二导电类型，具有柱形形状，邻近所述的一对深沟槽的侧壁并位于所述的台面内，围绕并平行于所述的第一柱状掺杂区；
体区，其为所述的第二导电类型，位于所述的一对深沟槽之间的所述的台面中，覆盖所述的第一柱状掺杂区和第二柱状掺杂区的上表面；
至少一个沟槽栅，其填充以衬有栅氧化层的掺杂的多晶硅层，从所述的外延层的上表面开始向下穿过所述的体区并延伸入位于所述的台面中的所述的第一柱状掺杂区；
多个沟槽式源-体接触结构，每个所述的沟槽式源-体接触结构填充以接触金属插塞延伸入位于所述的台面中的所述的体区；和
源区，其为所述的第一导电类型，位于所述的沟槽栅和邻近的沟槽式源-体接触结构，且围绕每个所述的沟槽栅的上部分侧壁。
2.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其中所述的深沟槽的沟槽底部位于所述的衬底上方。
3.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其中所述的深沟槽进一步延伸入所述的衬底，并且所述的第一柱状掺杂区和所述的第二柱状掺杂区延伸至所述的衬底和所述的外延层的共同界向。
4.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其特征在于，还包括欧姆体接触区，其为所述的第二导电类型，位于所述的体区内并至少围绕每个所述的沟槽式源-体接触结构的底部，其中所述的欧姆体接触区的掺杂浓度高于所述的体区。
5.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其特征在于，还包括位于终端区的第一类型保护环和多个第二类型保护环，其中所述的第一类保护环连接至所述的源区，所述的第二类保护环具有悬浮的电压，且其结深都大于所述的体区，所述的第一类型保护环通过体区连接至第一导电类型的第三柱状掺杂区和第二导电类型的第四柱状掺杂区，所述的第三柱状掺杂区的柱状宽度大约为所述的第一柱状掺杂区的柱状宽度的一半，所述的第四柱状掺杂区的柱状宽度与所述的第二柱状掺杂区的宽度相同。
6.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其中所述的接触金属插塞是钨金属插塞，其衬有Ti/TiN或Co/TiN或Ta/TiN作为势垒金属层。
7.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其特征在于，还包括至少一个用于栅连接的沟槽栅，其通过填充以所述的接触金属插塞的沟槽式栅接触结构连接至栅极金属。
8.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其中所述的栅氧化层位于沟槽栅底部的厚度等于或小于位于沟槽栅侧壁的厚度。
9.根据权利要求1所述的超结沟槽式金属氧化物半导体场效应晶体管，其中所述的栅氧化层位于沟槽栅底部的厚度大于位于沟槽栅侧壁的厚度。
10.一种制造超结沟槽式金属氧化物半导体场效应晶体管单元的方法，其特征在于，该方法包括以下步骤：
在位于第一导电类型的衬底上的所述的第一导电类型的外延层中形成一对深沟槽；
进行第一导电类型的掺杂物的有角度的离子注入并进行扩散，以在每两个相邻的所述的深沟槽之间的台面区域内形成具有柱形形状的第一柱状掺杂区；
进行第二导电类型的掺杂物的有角度的离子注入并进行扩散，以在所述的深沟槽的侧壁附近形成具有柱形形状的第二柱状掺杂区，其围绕并平行于所述的第一柱状掺杂区；
在所述的深沟槽中淀积具有埋式空洞的介电材料；
使用栅沟槽掩模板，通过刻蚀入所述的第一柱状掺杂区以在所述的台面中形成至少一个栅沟槽；
形成至少一个沟槽栅，延伸入位于所述的一对深沟槽之间的所述的第一柱状掺杂区；和
形成体区，其为所述的第二导电类型，和源区，其为所述的第一导电类型。
11.如权利要求10所述的方法还包括形成多个沟槽式源-体接触结构，其穿过接触夹层并延伸入位于所述的一对深沟槽之间的体区。
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