CN1812129A - 半导体器件及其制造方法 - Google Patents

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泉沢优
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柳泽晓
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Abstract

提供一种半导体器件及其制造方法。该半导体器件的结构是，在成为多个MOSFET单元的公用漏极的第一导电型半导体衬底上，形成具有比该半导体衬底低的杂质浓度的中间半导体层。在此中间半导体层上，形成由具有比中间半导体层低的杂质浓度的第一导电型半导体区域构成的基柱区域。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请基于并要求2004年12月28日申请的首次日本专利申请第2004-379009号的优先权；在此引用其全部内容作为参考。
技术领域
本发明涉及一种包括多个纵向型功率MISFET的半导体器件及其制造方法。
背景技术
在功率MOSFET中，正在积极研发能够同时实现高耐压化和低导通电阻化这两方面的半导体器件。
例如，在Deboy，G.等人撰写的“A New Generation of HighVoltage MOSFETs Breaks the Limit of Silicon(新一代高压MOSFET击穿有限的硅)”，IEDM Tech.Dig.(1998)，P683-686等中，已提出了称为超级结(super junction)结构的半导体器件。但是，此结构的半导体器件存在一种制造工序数量多且横方向即沟道长度方向的尺寸难于微细化这样的问题。
鉴于这种情况，例如，按照日本特开2002-170955号公报(图7)，本申请人提出了一种半导体器件及其制造方法，该半导体器件包括：通过形成实质上与超级结(super junction)结构相同作用的三层基柱(例如NPN层)，从而兼顾了低导通电阻化和高耐压化，既不会大幅度增加工序数量就能够进行制造，又可以减少横方向上的尺寸，实现价格大幅度降低的功率MOSFET。
但是，在此三层基柱结构的半导体器件中，因功率MOSFET从导通状态变为非导通状态时会产生浪涌电压，从而会在漏极·源极间流过雪崩电流。能够允许此雪崩电流到何种程度(雪崩耐量)是功率MOSFET中的重要课题。当功率MOSFET处于非导通状态情况下，在n型基柱层和p型基柱层之间的pn结上就会形成矩形的耗尽层，并对此耗尽层施加高电场。在这种状态下，一旦产生浪涌电压，就会在耗尽层处引起局部电流集中。当电流集中的情况超过允许值(雪崩耐量)时，就会大大提高导致元件击穿的可能性。
根据本发明的一个实施例的半导体器件，其包括：第一导电型的半导体衬底，成为多个功率MISFET单元的公用漏极；第一导电型的中间半导体层，在上述半导体衬底上形成，具有比上述半导体衬底低的杂质浓度；多个基柱区域，在上述中间半导体层上以截面为长方形而形成，用具有分别比上述中间半导体层低的杂质浓度的第一导电型的半导体区域夹持第二导电型的半导体区域的两个侧面；第一导电型的源扩散层，在上述多个基柱区域的第二导电型的半导体区域的上部形成；栅绝缘膜，在被上述源扩散层和上述基柱区域中的第一导电型的半导体区域夹持的区域上形成；栅电极，在上述栅绝缘膜上形成；以及绝缘隔离膜，在上述多个基柱区域之间形成，且将上述基柱区域之间绝缘隔离。
根据本发明的另一个实施例的半导体器件，其包括：第一导电型的半导体衬底，成为多个功率MISFET单元的公用漏极；多个基柱区域，在上述半导体衬底上以截面为长方形而形成，用具有分别比上述半导体衬底低的杂质浓度的第一导电型的半导体区域夹持第二导电型的半导体区域的两个侧面；第一导电型的源扩散层，在上述多个基柱区域的第二导电型的半导体区域的上部形成；栅绝缘膜，在被上述源扩散层和上述基柱区域中的第一导电型的半导体区域夹持的区域上形成；栅电极，在上述栅绝缘膜上形成；以及绝缘隔离膜，在上述多个基柱区域之间形成，且将上述基柱区域之间绝缘隔离；上述基柱区域的上述第一导电型的半导体区域的杂质浓度比上述半导体衬底侧的上述第二导电型的半导体区域高，上述第二导电型的半导体区域的载流子浓度在与上述半导体衬底相反的表面侧比上述第一导电型的半导体区域高。
根据本发明的一个实施例的半导体器件的制造方法，其包括：在杂质浓度从底面侧朝着表面侧逐渐减少的第一导电型的半导体层按规定间隔来形成沟槽的工序；通过使用离子注入法在上述沟槽的侧面注入第一导电型杂质和扩散系数比该第一导电型杂质大的第二导电型杂质，将被上述沟槽夹持的上述半导体层变换为在中央部沿纵方向延伸的第二导电型基柱层和夹着该第二导电型基柱层沿纵方向延伸的第一导电型基柱层；在上述沟槽中形成元件隔离绝缘膜的工序；在上述第二导电型的基柱层的上部形成第一导电型的源扩散层的工序；在被上述源扩散层和上述第一导电型的基柱夹持的区域上形成栅绝缘膜的工序；以及在上述栅绝缘膜上形成栅电极的工序。
附图说明
图1表示本发明的第一实施方式的深沟槽型MOSFET(DTMOSFET)的截面结构的一部分。
图2表示图1的DTMOSFET为非导通状态时的深度方向的电场分布。
图3表示第一实施方式的DTMOSFET的制造工序。
图4表示第一实施方式的DTMOSFET的制造工序。
图5表示第一实施方式的DTMOSFET的制造工序。
图6表示第一实施方式的DTMOSFET的制造工序。
图7表示第一实施方式的DTMOSFET的制造工序。
图8表示在第一实施方式的DTMOSFET中，中间层2的杂质浓度和击穿耐受电流之间关系的曲线图。
图9表示第二实施方式的DTMOSFET的截面结构的一部分。
图10表示第二实施方式的DTMOSFET的制造工序。
图11表示基柱层3的杂质浓度分布。
图12表示第二实施方式的DTMOSFET的制造工序。
图13表示第二实施方式的DTMOSFET的制造工序。
图14表示第二实施方式的DTMOSFET的终端部3T的结构。
图15表示在第二实施方式的DTMOSFET中使n型基柱层4的深度方向的载流子浓度的梯度和电荷不平衡变化时的DTMOSFET的耐压变化的曲线图。
图16表示本发明的第三实施方式的DTMOSFET的截面结构的一部分。
图17表示在第三实施方式中作为半导体衬底使用的扩散晶片1′的杂质浓度分布。
图18表示第三实施方式的DTMOSFET的制造工序。
图19表示第三实施方式的DTMOSFET的制造工序。
图20表示第三实施方式的DTMOSFET的制造工序。
图21表示本发明的第四实施方式的DTMOSFET的截面结构的一部分。
具体实施方式
下面，参照附图来详细说明本发明的实施方式。
图1表示本发明的第一实施方式的深沟槽型MOSFET(DTMOSFET)的截面结构的一部分。
此DTMOSFET具有成为被元件隔离绝缘膜6绝缘隔离的各MOSFET的公用漏极的n++型半导体衬底1。半导体衬底1与漏电极100连接。并且，在此半导体衬底1上形成有n+型中间层2，在此中间层2上，形成有被分离在元件隔离绝缘膜6之间的基柱层3。在纵方向上以长方形形状交替配置n型基柱层4和p型基柱层5，从而形成基柱层3。
中间层2的的杂质浓度比半导体衬底1低，其杂质浓度比n型基柱层4高2.5～30倍左右。作为一个例子，当半导体衬底1的杂质浓度为5.0×1018cm-3、n型基柱层4的杂质浓度为2.0×1015cm-3情况下，将中间层2的杂质浓度设定为5.0×1015cm-3～6.0×1016cm-3左右。优选设定为1.0×1015cm-3左右。
并且，在p型基柱层5的表面隔着p型层7形成高杂质浓度的p+型基极层8，进一步在其表面上选择地形成高杂质浓度的n+型源扩散层9。此源扩散层9与源电极200连接。此外，在被夹持在此n+型源扩散层9和n型基柱层4之间的p+型基极层8上形成栅绝缘膜12，在此栅绝缘膜12上形成栅电极300。通过栅绝缘膜12等，使源电极200和栅电极300相互电绝缘。
此实施方式的DTMOSFET的特征之一在于，包括具有上述杂质浓度的中间层2。当各MOSFET为非导通状态时，在n型基柱层4和p型基柱层5之间基于pn结而形成耗尽层，并在此耗尽层中产生恒定的电场。但是，在中间层2中，对应杂质浓度较高，成为随着接近半导体衬底1逐渐减小的电场分布(参考图2)。因此，流过基于雪崩击穿的大电流，即使增加了图2所示的电场，在中间层2中也会存在与减少的电场对应的余量。由此，就会减少电流局部集中的程度，从而显著降低了元件击穿的可能性。
接着，参照图3～图7，说明此第一实施方式的DTMOSFET的制造方法。首先，如图3所示，在n++型的半导体衬底1上，外延生长约1～30μm厚且杂质浓度比半导体衬底1低的n+型中间层2，进一步地在此中间层2的上方外延生长厚度为50μm左右且杂质浓度比中间层2低的n型基柱层3。中间层2的厚度，优选为具有基柱层3的厚度的2～60％左右的厚度。
接着，如图4所示，使用光刻及RIE(反应离子蚀刻，Reactive IonEtching)，至少在基柱层3中形成深达中间层2表面的沟槽6′。因此，沟槽的深度大于等于51μm，宽度例如为8μm左右。
接着，如图5所示，使用旋转离子注入法，以5°到7°的注入角度将砷(As)及硼(B)注入到沟槽6′的侧壁中。此后，进行1150℃、24小时的退火，从由沟槽6′夹持的高台结构的基柱层3的两侧同时扩散As及B。此时，1150℃下的As的扩散系数为9×10-3μm2/h，B的扩散系数为5.5×10-2μm2/h左右，由于B的扩散系数大一个数量级，As扩散约2.5μm，B则扩散约7.5μm。其结果如图5所示，通过上述退火，就会在由沟槽6′夹持的高台结构的基柱层3的中央部，从左侧扩散的B和从右侧扩散的B重叠，形成长方形的p型基柱层5，在其左右外侧分别形成长方形的n型基柱层4。由n型基柱层4、p型基柱层5构成的npn型基柱结构实质上就具有现有的超级结结构相同的作用。因此，就兼顾了低导通电阻化和高耐压化。
接着，如图6所示，形成由SiO2膜形成的元件隔离绝缘膜6，以填埋沟槽6′。例如，通过在沟槽6′的侧面通过热氧化形成SiO2膜，此后利用CVD(化学气相淀积，Chemical Vapor Deposition)在整个表面上淀积SiO2膜，接着，利用CMP(化学机械蚀刻，ChemicalMechanical Etching)去除沟槽6′外部的不需要的绝缘膜，从而形成元件隔离绝缘膜6。
并且，如图7所示，执行在p型基柱层5的表面形成p型层7的工序，在p型层7上形成p+型基极层8的工序，在p+型基极层8的表面选择地形成n+型源扩散层9的工序，从而在由元件隔离绝缘膜6夹持的各区域中形成MOSFET。然后，使用公知的光刻方法等，在背面形成电极100、在表面形成电极200、300及栅绝缘膜12等，由此完成图1所示的DTMOSFET。
在半导体衬底1的杂质浓度为5.0×1018cm-3且n型基柱层4的杂质浓度为2.0×1015cm-3的情况下，用图8的曲线图表示使中间层2的杂质浓度在1.0×1014cm-3～1.0×1018cm-3之间变化时的击穿耐受电流的变化。在图8中，击穿额定电流是将中间层2杂质浓度为1.0×1014cm-3时、即与n型基柱层4大致相同的杂质浓度时的电流标准化为1而表现的。如图7所示，击穿额定电流在中间层2的杂质浓度为1.0×1016cm-3左右时为标准的1.75倍。中间层2的杂质浓度为5.0×1015cm-3～6.0×1016cm-3的情况下，可获得基准的1.5倍的击穿额定电流。即，通过将中间层2的杂质浓度设定为n型基柱层4的杂质浓度和半导体衬底1的杂质浓度的中间值，就能够获得高的抗击穿性。
接着，参照图9来说明本发明的第二实施方式的DTMOSFET。在此实施方式中，省略了在第一实施方式中设置的中间层2，并替代为，杂质浓度在深度方向(纵方向)变化，以便在半导体衬底1侧，n型基柱层4的载流子浓度比p型基柱层5高，在与半导体衬底1相反的表面侧，p型基柱层5的载流子浓度比n型基柱层4高。
为此，使n型基柱层4的载流子浓度在半导体衬底1侧变高，在表面侧变低。作为一个例子，设半导体衬底1侧的n型基柱层4的杂质浓度例如为2.5×1016cm-3左右，朝着其表面侧缓慢地减少，在表面附近成为2.0×1015cm-3左右。相反，p型基柱层5的载流子浓度，在表面侧变高，在半导体衬底1侧变低。考虑所希望的耐压和导通电阻的平衡，来决定p型基柱层5的载流子浓度。在希望DRMOSFET耐压最大化的情况下，控制杂质浓度，使n型基柱层4整体的载流子浓度和p型基柱层5整体的载流子浓度相等，换言之不会产生电荷不平衡。也可以是，在某种程度下允许电荷不平衡，控制杂质浓度以便使n型基柱层4的载流子浓度比p型基柱层5的载流子浓度高，并降低n型基柱层4的导通电阻。n型基柱层4的载流子浓度的分布如上述所述，如果要使耐压最大化，就将半导体衬底1侧的p型基柱层5的载流子浓度设定为例如2.0×1015cm-3左右，并使其朝着表面侧缓慢地增加，在表面附近变为2.5×1016cm-3左右。再有，在深度方向上，也可以仅仅在n型基柱层4、p型基柱层5的任一方具有浓度梯度。
利用图10～13来说明此第二实施方式的DTMOSFET的制造工序。首先，例如，在杂质浓度为Ns(cm-3)的半导体衬底1上，外延生长约50μm厚的基柱层3。此时，随着从底面朝着表面侧，杂质浓度降低，由此使底面的载流子浓度为ΔNb(cm-3)，此浓度朝着表面侧缓慢地降低，在表面附近载流子浓度成为ΔNt(cm-3)(比ΔNb小5～20％左右)(参照图11)。
此后，与第一实施方式相同，形成深达半导体衬底1表面的沟槽6′，接着，如图13所示，利用旋转离子注入法向沟槽6′内注入As和B，此后进行退火。由此，在上述深度方向上形成具有载流子浓度梯度的n型基柱层4和p型基柱层5。如上所述，由于基柱层3在其形成时杂质浓度在深度方向上存在梯度，所以即使通过旋转离子注入法注入的As、B的浓度N、P在深度方向是均匀的，也能够形成具有上述载流子浓度梯度的n型基柱层4和p型基柱层5。即，n型基柱层4的载流子浓度在底面附近为N+ΔNb(cm-3)，在表面附近为N+ΔNt(满足N+ΔNb＞N+ΔNt的关系)。此外，p型基柱层5的载流子浓度在底面附近为P-ΔNb(cm-3)，在表面附近为P-ΔNt(cm-3)(满足P-ΔNb＞P-ΔNt的关系)。再有，优选满足下面的2个数学式来决定P和N。
[数学式1]
1.05＜(P-ΔNb)/(N+ΔNb)＜1.3
[数学式2]
0.7＜(P-ΔNt)/(N+ΔNt)＜0.95
此后，通过实施与用图6、图7所说明的相同工序，就完成了图9所示的DTMOSFET。再有，虽然此DTMOSFET具有终端部3T(参照图14)，但由于此终端部3T没有接受利用旋转离子注入法的离子注入，所以与原有的基柱层3相同，其底面载流子浓度为ΔNb，朝着表面缓慢升高，在表面附近载流子浓度为ΔNt。
图15的曲线图同时表示了n型基柱层4的深度方向的载流子浓度梯度变化0％、10％、20％、且电荷不平衡在-20～20％之间变化时的DTMOSFET耐压的变化。
在电荷不平衡为0％，即能够获得最大耐压的状态下，虽然随着梯度的变大，耐压下降，但能保证在最近的功率MOSFET中要求的耐压600V。在梯度大的情况下，与没有梯度的情况相比，能够提高击穿耐受电流。由于导通电阻降低，即使在允许电荷不平衡的情况下也基本上相同，即使梯度变大的情况下，也能够确保大于等于600V的耐压。
再有，在进行基柱层3的外延生长时，在纵方向使杂质浓度固定，在旋转离子注入法中，通过在纵方向上改变注入浓度，就能够形成上述这种基柱层。通过使离子注入的角度变大，在使基柱杂质浓度变大的同时，使距离注入的衬底表面的深度变浅。通过多次进行变换角度的注入，就能够实现表面侧浓度高、半导体衬底1侧浓度低的p型基柱层5。此情况下，p型基柱层5的杂质浓度成为与注入角度的变化对应的阶梯状的形状。
接着，参照图16来说明本发明第三实施方式的DTMOSFET。在此实施方式中，与上述实施方式不同之处在于，使用通过扩散工序在深度方向具有例如图17所示的杂质浓度变化的晶片(扩散晶片)1′，作为形成DTMOSFET的半导体衬底。
按照图18～图20来说明此实施方式的DTMOSFET的制造工序。在扩散晶片1′上与上述实施方式相同形成沟槽6′，在此沟槽6′上，按与图13说明的相同方法来形成n型基柱层4、p型基柱层5。此后的工序与上述实施方式相同。根据此实施方式，不需要形成基柱层3的外延生长工序，从而能够简化制造工序。
接着，参照图21来说明本发明第四实施方式的DTMOSFET。在此实施方式的DTMOSFET中，与第一实施方式相同地采用在半导体衬底1上形成中间层2、同时使n型基柱层4及p型基柱层5的载流子浓度在深度方向变化的结构。
作为一个例子，在半导体衬底1的杂质浓度为5.0×1018cm-3左右、中间层2的杂质浓度为5.0×1015cm-3左右的情况下，能够进行如下设定，即将n型基柱层4的底面侧的杂质浓度设为2.5×1015cm-3，并朝着其表面侧该杂质浓度缓慢减少，在表面附近杂质浓度为2.0×1015cm-3左右。
虽然以上已经说明了本发明的实施方式，但本发明不限定于此，在没有脱离发明宗旨的范围内，能够进行各种变更、追加等。

Claims (17)

1、一种半导体器件，其特征在于，包括：
第一导电型的半导体衬底，成为多个功率MISFET单元的公用漏极；
第一导电型的中间半导体层，在上述半导体衬底上形成，具有比上述半导体衬底低的杂质浓度；
多个基柱区域，在上述中间半导体层上以截面为长方形而形成，用具有分别比上述中间半导体层低的杂质浓度的第一导电型的半导体区域夹持第二导电型的半导体区域的两个侧面；
第一导电型的源扩散层，在上述多个基柱区域的第二导电型的半导体区域的上部形成；
栅绝缘膜，在被上述源扩散层和上述基柱区域中的第一导电型的半导体区域夹持的区域上形成；
栅电极，在上述栅绝缘膜上形成；以及
绝缘隔离膜，在上述多个基柱区域之间形成，且将上述基柱区域之间绝缘隔离。
2、根据权利要求1所述的半导体器件，其特征在于，
上述绝缘隔离膜至少到达中间半导体层。
3、根据权利要求1所述的半导体器件，其特征在于，
上述中间半导体层的杂质浓度大致为5.0×1015cm-3～6.0×1016cm-3。
4、根据权利要求1所述的半导体器件，其特征在于，
上述中间半导体层的杂质浓度大致是上述基柱区域的第一导电型的半导体区域的杂质浓度的2.5～30倍。
5、根据权利要求1所述的半导体器件，其特征在于，
上述基柱区域的第一导电型的半导体区域或第二导电型的半导体区域在纵方向上具有浓度梯度。
6、根据权利要求5所述的半导体器件，其特征在于，
上述基柱区域的上述第一导电型的半导体区域的载流子浓度比上述半导体衬底侧的上述第二导电型的半导体区域高，上述第二导电型的半导体区域的载流子浓度，在与上述半导体衬底相反的表面侧比上述第一导电型的半导体区域高。
7、根据权利要求6所述的半导体器件，其特征在于，
上述第一导电型的半导体区域在纵方向上的上述半导体衬底侧的载流子浓度大约高5～30％，上述第二导电型的半导体区域在纵方向上的与上述半导体衬底相反的表面侧的载流子浓度高5～30％。
8、根据权利要求1所述的半导体器件，其特征在于，
上述中间半导体层具有1～30μm的厚度。
9、一种半导体器件，其特征在于，包括：
第一导电型的半导体衬底，成为多个功率MISFET单元的公用漏极；
多个基柱区域，在上述半导体衬底上以截面为长方形而形成，用具有分别比上述半导体衬底低的杂质浓度的第一导电型的半导体区域夹持第二导电型的半导体区域的两个侧面；
第一导电型的源扩散层，在上述多个基柱区域的第二导电型的半导体区域的上部形成；
栅绝缘膜，在被上述源扩散层和上述基柱区域中的第一导电型的半导体区域夹持的区域上形成；
栅电极，在上述栅绝缘膜上形成；以及
绝缘隔离膜，在上述多个基柱区域之间形成，且将上述基柱区域之间绝缘隔离；
上述基柱区域的上述第一导电型的半导体区域的杂质浓度比上述半导体衬底侧的上述第二导电型的半导体区域高，上述第二导电型的半导体区域的载流子浓度在与上述半导体衬底相反的表面侧比上述第一导电型的半导体区域高。
10、根据权利要求9所述的半导体器件，其特征在于，
上述第一导电型的半导体区域的载流子浓度在纵方向上的上述半导体衬底侧高大约5～30％，上述第二导电型的半导体区域的载流子浓度在与上述半导体衬底相反的表面侧高大约5～30％。
11、根据权利要求9所述的半导体器件，其特征在于，
上述第二导电型的半导体区域的杂质浓度在纵方向上阶梯状地变化。
12、根据权利要求9所述的半导体器件，其特征在于，
包括具有与上述第一导电型的半导体区域不同的杂质浓度分布的终端部。
13、一种半导体器件的制造方法，其特征在于，包括：
在杂质浓度从底面侧朝着表面侧逐渐减少的第一导电型的半导体层按规定间隔来形成沟槽的工序；
通过使用离子注入法在上述沟槽的侧面注入第一导电型杂质和扩散系数比该第一导电型杂质大的第二导电型杂质，将被上述沟槽夹持的上述半导体层变换为在中央部沿纵方向延伸的第二导电型基柱层和夹着该第二导电型基柱层沿纵方向延伸的第一导电型基柱层；
在上述沟槽中形成元件隔离绝缘膜的工序；
在上述第二导电型的基柱层的上部形成第一导电型的源扩散层的工序；
在被上述源扩散层和上述第一导电型的基柱夹持的区域上形成栅绝缘膜的工序；以及
在上述栅绝缘膜上形成栅电极的工序。
14、根据权利要求13所述的半导体器件的制造方法，其特征在于，
上述半导体层是在半导体衬底上一边缓慢降低第一导电型的杂质浓度、一边进行外延生长而形成。
15、根据权利要求13所述的半导体器件的制造方法，其特征在于，
上述半导体层是扩散晶片。
16、根据权利要求13所述的半导体器件的制造方法，其特征在于，
上述半导体层是在具有第一杂质浓度的半导体衬底上形成具有比该第一杂质浓度低的第二杂质浓度的中间半导体层、在该中间半导体层之上具有比该第二杂质浓度低的杂质浓度而形成的。
17、根据权利要求13所述的半导体器件的制造方法，其特征在于，
在纵方向上以均匀的浓度扩散使用上述离子注入法注入的第一导电型杂质及第二导电型杂质。
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