CN110911500A - 半导体装置 - Google Patents
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Abstract
本发明提供一种能降低动态电阻的半导体装置。实施方式的半导体装置具备：具有第一面和第二面的半导体层；半导体层之中的第一导电型的第一半导体区域；第一半导体区域与第一面之间的第二导电型的第二半导体区域；第二半导体区域与第一面之间的第一导电型的第三半导体区域；第三半导体区域与第一面之间的第二导电型的第四半导体区域；设置在第一半导体区域与第一面之间，与第三半导体区域之间夹有第二半导体区域的第一导电型的第五半导体区域；设置在第一面侧，与第三半导体区域和第四半导体区域电连接的第一电极；设置在第二面侧，与第一半导体区域电连接的第二电极；以及设置在第一面侧，将第二半导体区域和第五半导体区域电连接的导电层。
Description
相关申请：
本申请以日本专利申请2018－173127号(申请日为2018年9月14日)为基础申请要求其优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
实施方式主要涉及一种半导体装置。
背景技术
ESD(Electrostatic Discharge：静电放电)是人体与电子设备等两个物体接触时电流瞬间流过的现象。为了保护电子器件避开因ESD入侵到电子设备内而产生的浪涌电流，而使用ESD保护二极管。
ESD保护二极管例如被连接在与保护对象器件连结的信号线和接地之间。在ESD施加到了信号线上时，浪涌电流的大部分经由ESD保护二极管流向接地，浪涌电流的一部分作为残余电流而流到保护对象器件。
随着保护对象器件微细化的发展，要求进一步降低流到保护对象器件的残余电流。为了降低残余电流，需要降低ESD保护二极管的钳位电压和动态电阻。钳位电压是在浪涌电流流经ESD保护二极管时在ESD保护二极管的两个端子之间产生的电压。动态电阻是浪涌电流流经ESD保护二极管时在ESD保护二极管的两个端子之间的电阻。
发明内容
实施方式提供一种能降低动态电阻的半导体装置。
一个实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一导电型的第一半导体区域，设置在半导体层之中；第二导电型的第二半导体区域，设置在半导体层之中，位于第一半导体区域与第一面之间；第一导电型的第三半导体区域，设置在半导体层之中，位于第二半导体区域与第一面之间，所述第三半导体区域的第一导电型杂质浓度低于第一半导体区域；第二导电型的第四半导体区域，设置在半导体层之中，位于第三半导体区域与第一面之间，所述第四半导体区域的第二导电型杂质浓度高于第二半导体区域；第一导电型的第五半导体区域，设置在半导体层之中，并且设置在第一半导体区域与第一面之间，所述第五半导体区域与第三半导体区域之间夹有第二半导体区域；第一电极，设置在半导体层的第一面侧，与第三半导体区域和第四半导体区域电连接；第二电极，设置在半导体层的第二面侧，与所述第一半导体区域电连接；以及导电层，设置在半导体层的第一面侧，将第二半导体区域和第五半导体区域电连接。
附图说明
图1是第一实施方式的半导体装置的模式剖视图。
图2是第一实施方式的半导体装置的作用和效果的说明图。
图3是第二实施方式的半导体装置的模式剖视图。
具体实施方式
在本说明书中，有时对同一或类似的部件标注同一附图标记，并省略重复的说明。
此外，在以下说明中，有时使用n+、n、n－和p+、p、p－的表述。该表述表示各导电型下的杂质浓度的相对高低。即，n+表示n型杂质浓度相对地高于n，n－表示n型杂质浓度相对地低于n。此外，p+表示p型杂质浓度相对地高于p，p－表示p型杂质浓度相对地低于p。再有，有时也将n+型、n－型简单记载为n型，将p+型、p－型简单记载为p型。
可以利用例如SIMS(Secondary Ion Mass Spectrometry：次级离子质谱法)，来测量杂质浓度。此外，也可以根据使用例如SCM(Scanning Capacitance Microscopy：扫描电容显微镜)求得的载流子浓度的高低，来判断杂质浓度的相对高低。此外，可以用例如SIMS求得杂质区域的深度、厚度等距离。此外，可以根据例如SCM像或者SCM像与AFM(AtomicForce Microscope：原子力显微镜)像的合成图像，来求得杂质区域的深度、厚度、宽度、间隔等距离。
(第一实施方式)
第一实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一导电型的第一半导体区域，设置在半导体层之中；第二导电型的第二半导体区域，设置在半导体层之中，位于第一半导体区域与第一面之间；第一导电型的第三半导体区域，设置在半导体层之中，位于第二半导体区域与第一面之间，所述第三半导体区域的第一导电型杂质浓度低于第一半导体区域；第二导电型的第四半导体区域，设置在半导体层之中，位于第三半导体区域与第一面之间，所述第四半导体区域的第二导电型杂质浓度高于第二半导体区域；第一导电型的第五半导体区域，设置在半导体层之中，并且设置在第一半导体区域与第一面之间，所述第五半导体区域与第三半导体区域之间夹有第二半导体区域；第一电极，设置在半导体层的第一面侧，与第三半导体区域和第四半导体区域电连接；第二电极，设置在半导体层的第二面侧，与所述第一半导体区域电连接；以及导电层，设置在半导体层的第一面侧，将第二半导体区域和第五半导体区域电连接。
图1是第一实施方式的半导体装置的模式剖视图。
第一实施方式的半导体装置是ESD保护二极管100。ESD保护二极管100包含晶闸管结构。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
ESD保护二极管100具备半导体层10、阴极电极12(第一电极)、阳极电极14(第二电极)、布线层16(导电层)、保护绝缘层18。
在半导体层10之中，设置有n+型的衬底区域20(第一半导体区域)、p－型的阳极区域22(第二半导体区域)、n型的阴极区域24(第三半导体区域)、p+型的第一接触区域26(第四半导体区域)、n+型的第二接触区域28、n型的连接区域30(第五半导体区域)、p+型的第三接触区域32、n+型的第四接触区域34、p型的第一势垒区域36(第六半导体区域)、p型的第二势垒区域38(第七半导体区域)。
半导体层10具有第一面(图1中的P1)和第二面(图1中的P2)。第一面P1是半导体层10的表面，第二面P2是半导体层10的背面。
半导体层10例如是硅(Si)的单晶体。第一面P1例如是硅的(001)面。
n+型的衬底区域20是含有n型杂质的杂质区域。衬底区域20与第二面P2相连地设置。
衬底区域20含有例如磷(P)、砷(As)或者锑(Sb)作为n型杂质。衬底区域20的n型杂质浓度为例如5×1019cm-3以上且5×1021cm-3以下。
衬底区域20的从第一面P1朝向第二面P2的方向上的厚度为例如50μm以上且150μm以下。
p－型的阳极区域22位于衬底区域20与第一面P1之间。阳极区域22的一部分与第一面P1相连。
阳极区域22含有例如硼(B)作为p型杂质。阳极区域22的p型杂质浓度为例如5×1012cm-3以上且1×1014cm-3以下。
阳极区域22的从第一面P1朝向第二面P2的方向上的厚度为例如5μm以上且20μm以下。
阳极区域22是例如在衬底区域20之上通过外延生长法形成的外延层。
n型的阴极区域24位于阳极区域22与第一面P1之间。阴极区域24的一部分与第一面P1相连。
阴极区域24含有例如磷(P)或砷(As)作为n型杂质。阴极区域24的n型杂质浓度低于衬底区域20的n型杂质浓度。阴极区域24的n型杂质浓度为例如5×1015cm-3以上且1×1019cm-3以下。
p+型的第一接触区域26位于阴极区域24与第一面P1之间。第一接触区域26的一部分与第一面P1相连。
第一接触区域26含有例如硼(B)作为p型杂质。第一接触区域26的p型杂质浓度高于阳极区域22的p型杂质浓度。第一接触区域26的p型杂质浓度为例如5×1019cm-3以上且5×1021cm-3以下。
n+型的第二接触区域28位于阴极区域24与第一面P1之间。第二接触区域28的一部分与第一面P1相连。
第二接触区域28含有例如磷(P)或砷(As)作为n型杂质。第二接触区域28的n型杂质浓度高于阴极区域24的n型杂质浓度。第二接触区域28的n型杂质浓度为例如5×1019cm-3以上且5×1021cm-3以下。
n型的连接区域30位于衬底区域20与第一面P1之间。连接区域30与衬底区域20相连。连接区域30的一部分与第一面P1相连。连接区域30与阴极区域24之间夹有阳极区域22。
连接区域30含有例如磷(P)或砷(As)作为n型杂质。连接区域30的n型杂质浓度低于衬底区域20的n型杂质浓度。连接区域30的n型杂质浓度为例如5×1016cm-3以上且5×1019cm-3以下。
例如通过在半导体层10中离子注入n型杂质来形成连接区域30。
p+型的第三接触区域32位于阳极区域22与第一面P1之间。第三接触区域32与第一面P1相连。
第三接触区域32含有例如硼(B)作为p型杂质。第三接触区域32的p型杂质浓度高于阳极区域22的p型杂质浓度。第三接触区域32的p型杂质浓度为例如5×1019cm-3以上且5×1021cm-3以下。
n+型的第四接触区域34位于连接区域30与第一面P1之间。第四接触区域34与第一面P1相连。
第四接触区域34含有例如磷(P)或砷(As)作为n型杂质。第四接触区域34的n型杂质浓度高于连接区域30的n型杂质浓度。第四接触区域34的n型杂质浓度为例如5×1019cm-3以上且5×1021cm-3以下。
p型的第一势垒区域36设置在衬底区域20与p－型的阳极区域22之间。第一势垒区域36与衬底区域20相连。第一势垒区域36与p－型的阳极区域22相连。
第一势垒区域36含有例如硼(B)作为p型杂质。第一势垒区域36的p型杂质浓度高于阳极区域22的p型杂质浓度。第一势垒区域36的p型杂质浓度为例如5×1014cm-3以上且5×1018cm-3以下。
p型的第二势垒区域38设置在连接区域30与阳极区域22之间。第二势垒区域38与连接区域30相连。第二势垒区域38与阳极区域22相连。第二势垒区域38位于衬底区域20与第一面P1之间。
第二势垒区域38含有例如硼(B)作为p型杂质。第二势垒区域38的p型杂质浓度高于阳极区域22的p型杂质浓度。第二势垒区域38的p型杂质浓度为例如5×1014cm-3以上且5×1018cm-3以下。
保护绝缘层18设置在半导体层10的第一面P1之上。保护绝缘层18包含例如氧化硅。
阴极电极12设置在半导体层10的第一面P1侧。阴极电极12设置在半导体层10的第一面P1之上。
阴极电极12与阴极区域24、第一接触区域26和第二接触区域28电连接。阴极电极12与第一接触区域26和第二接触区域28相连。
阴极电极12例如是金属。阴极电极12包含例如铝或者铝合金。在阴极电极12的与半导体层10相连的部分上设置有例如势垒金属层。势垒金属层包含例如钛、氮化钛、或者氮化钨。
阳极电极14设置在半导体层10的第二面P2侧。阳极电极14与半导体层10的第二面P2相连。
阳极电极14与衬底区域20电连接。阳极电极14与衬底区域20相连。
阳极电极14例如是金属。阳极电极14包含例如金、银、或者锡合金。
布线层16设置在半导体层10的第一面P1侧。布线层16将阳极区域22和连接区域30电连接。布线层16例如与第三接触区域32相连。布线层16例如与第四接触区域34相连。
布线层16例如是金属。布线层16包含例如铝或者铝合金。在布线层16的与半导体层10相连的部分上设置有例如势垒金属层。势垒金属层包含例如钛、氮化钛、或者氮化钨。
第一实施方式的ESD保护二极管100具有由p+型的第一接触区域26、n型的阴极区域24、p－型的阳极区域22和n+型的衬底区域20形成的pnpn型的晶闸管结构。
下面，对第一实施方式的半导体装置的作用和效果进行说明。
ESD保护二极管例如连接在与保护对象器件连结的信号线和地之间。在ESD被施加到了信号线上时，浪涌电流的大部分经由ESD保护二极管流向地，浪涌电流的一部分作为残余电流而流到保护对象器件。
随着保护对象器件微细化的发展，要求进一步降低流到保护对象器件的残余电流。为了降低残余电流，需要降低ESD保护二极管的钳位电压和动态电阻。
为了降低钳位电压，例如在ESD保护二极管中适用能回跳到较低的电压的晶闸管结构。例如，在具有第一面P1和第二面P2的半导体层10的第一面P1侧、即半导体层的表面上形成n型杂质区域和p型杂质区域。由此设置pnpn型的晶闸管结构。在该情况下，ESD保护二极管成为阴极电极和阳极电极两者都设置在半导体层的表面的横向型器件。
在横向型器件的情况下，阴极电极和阳极电极之间的电流路径被限定在半导体层的表面附近。因此，难以降低ESD保护二极管的动态电阻。
在横向型器件的情况下，考虑例如通过使阴极电极和阳极电极成为梳形电极来扩宽电流路径。但是，要在有限的芯片面积里形成梳形电极，就要求微细加工，有芯片成本增大之虞。
此外，在横向型器件的封装中适用例如容易安装在表面上设置有阴极电极和阳极电极的横向型器件的ChipLGA。在ChipLGA中，封装尺寸和芯片尺寸变得相等。
从容易安装到电子设备等的观点出发，对于封装尺寸，要求规定的大小。在ChipLGA的情况下，即使缩小芯片尺寸是能够实现的，但也有可能发生因为对封装尺寸的要求而无法缩小芯片尺寸的情况。该情况下，难以降低芯片成本。
图2是第一实施方式的半导体装置的作用和效果的说明图。图2是在第一实施方式的ESD保护二极管100流过浪涌电流时的电流路径的模式图。图中的实线单箭头表示电流。
ESD保护二极管100是在半导体层10的表面设置有阴极电极12、在背面设置有阳极电极14的纵向型器件。通过设为纵向型器件，能扩宽半导体层10的内部而作为电流路径来使用。从而，ESD保护二极管100的动态电阻的降低成为可能。
此外，通过将ESD保护二极管100设为纵向型器件，就容易在封装中适用模压封装。通过将芯片背面的阳极电极14粘接在引线框上，并且在芯片表面的阴极电极12上进行引线接合，由此将ESD保护二极管100安装在模压封装上。
对模压封装的安装变容易，就没有了因封装尺寸而对芯片尺寸的缩小产生的制约。从而，能够缩小芯片尺寸并降低芯片成本。
此外，在ESD保护二极管100中，在半导体层10的表面一侧设置有将阳极区域22和连接区域30电连接的布线层16。从而，不需要在半导体层10的背面一侧形成图案。从而，制造变得容易，芯片成本的降低成为可能。
在ESD保护二极管100中，优选在n+型的衬底区域20与p－型的阳极区域22之间具有p型的第一势垒区域36。通过设置第一势垒区域36，未流过浪涌电流的状态下的漏泄电流被抑制。
此外，在ESD保护二极管100中，优选在n型的连接区域30与p－型的阳极区域22之间具有p型的第二势垒区域38。通过设置第二势垒区域36，未流过浪涌电流的状态下的漏泄电流被抑制。
以上，根据第一实施方式，能够实现能降低动态电阻的ESD保护二极管。此外，能够实现能降低芯片成本的ESD保护二极管。还能够实现漏泄电流被抑制的ESD保护二极管。
(第二实施方式)
第二实施方式的半导体装置具备：半导体层，具有第一面和第二面；第一导电型的第一半导体区域，设置在半导体层之中；第二导电型的第二半导体区域，设置在半导体层之中，位于第一半导体区域与所述第一面之间；第一导电型的第三半导体区域，设置在半导体层之中，位于第二半导体区域与第一面之间，所述第三半导体区域的第一导电型杂质浓度低于第一半导体区域；第二导电型的第四半导体区域，设置在半导体层之中，位于第三半导体区域与第一面之间，所述第四半导体区域的第二导电型杂质浓度高于第二半导体区域；导电体，设置在半导体层之中，并且设置在第一半导体区域与第一面之间，与第一半导体区域相连；绝缘层，设置在导电体与半导体层之间；第一电极，设置在半导体层的第一面侧，与第三半导体区域和第四半导体区域电连接；第二电极，设置在半导体层的第二面侧，与第一半导体区域电连接；以及导电层，设置在半导体层的第一面侧，将第二半导体区域和所述导电体电连接。
第二实施方式的半导体装置与第一实施方式的不同点在于，具备：导电体，设置在第一半导体区域与第一面之间，与第一半导体区域相连；以及绝缘层，设置在导电体与半导体层之间。以下，有时对与第一实施方式重复的内容省略叙述。
图3是第二实施方式的半导体装置的模式剖视图。
第二实施方式的半导体装置是ESD保护二极管200。ESD保护二极管200包含晶闸管结构。
以下，以第一导电型为n型、第二导电型为p型的情况为例进行说明。
ESD保护二极管200具备半导体层10、阴极电极12(第一电极)、阳极电极14(第二电极)、布线层16(导电层)和保护绝缘层18。
在半导体层10之中设置有n+型的衬底区域20(第一半导体区域)、p－型的阳极区域22(第二半导体区域)、n型的阴极区域24(第三半导体区域)、p+型的第一接触区域26(第四半导体区域)、n+型的第二接触区域28、p+型的第三接触区域32、p型的第一势垒区域36(第六半导体区域)、填充连接层40(导电体)和绝缘层42。
填充连接层40设置在衬底区域20与第一面P1之间。填充连接层40与衬底区域20相连。填充连接层40例如贯通阳极区域22。
填充连接层40是导电体。填充连接层40是例如金属或者含有导电性杂质的半导体。填充连接层40包含例如钨或者氮化钛。填充连接层40包含例如含有n型杂质或p型杂质的多晶硅。
绝缘层42设置在填充连接层40与半导体层10之间。绝缘层42包围填充连接层40地设置。绝缘层42设置在例如填充连接层40与阳极区域22之间、填充连接层40与第一势垒区域36之间。
绝缘层42包含例如氧化硅、氧氮化硅或氮化硅。
填充连接层40和绝缘层42可以使用例如以下方法进行制造。
首先，使用公知的平版印刷术法和反应性离子刻蚀法(RIE法)，在半导体层10上形成从第一面P1到达衬底区域20的沟槽。接着，使用公知的化学气相沉积法(CVD法)和反应性离子刻蚀法，在沟槽的内壁形成绝缘层42。接着，使用公知的化学气相沉积法，用填充连接层40填充沟槽之中。利用例如化学机械抛光法(CMP法)，使填充连接层40的表面平坦化。
布线层16设置在半导体层10的第一面P1侧。布线层16将阳极区域22和填充连接层40电连接。布线层16例如与第三接触区域32相连。布线层16例如与填充连接层40相连。
布线层16例如是金属。布线层16包含例如铝或铝合金。在布线层16的与半导体层10或填充连接层40相连的部分上设置有例如势垒金属层。势垒金属层包含例如钛、氮化钛、或者氮化钨。
在ESD保护二极管200中，使用电阻低的填充连接层40将衬底区域20和阳极区域22连接。从而，在从阳极电极14朝向阴极电极12流过正向电流时能够在ESD保护二极管200流过大电流。
例如，有时分别连接2个ESD保护二极管200的阳极电极14而构成双向ESD保护器件。该情况下，为了降低动态电阻，向ESD保护二极管200流过正向电流时的电阻也需要降低。
通过连结2个第二实施方式的ESD保护二极管200，就能实现降低了动态电阻的双向ESD保护器件。
以上，根据第二实施方式，与第一实施方式同样地能够实现能降低动态电阻的ESD保护二极管。此外，能够实现能降低芯片成本的ESD保护二极管。还能够实现漏泄电流被抑制的ESD保护二极管。进而能实现降低了动态电阻的双向ESD保护器件。
在第一和第二实施方式中，以第一导电型为n型、第二导电型为p型的情况为例进行了说明，但也可以使第一导电型为p型，使第二导电性为n型。
以上说明了本发明的几个实施方式，但这些实施方式是作为例子而提出的，并不是想限定发明范围。这些新的实施方式可以以其他各种各样的方式实施，可以在不脱离发明主旨的范围内进行各种各样的省略、置换和变更。这些实施方式或其变形包含在发明范围或主旨内，并且也包含在权利要求记载的发明及其等同范围内。
Claims (20)
1.一种半导体装置，其中，具备：
半导体层，具有第一面和第二面；
第一导电型的第一半导体区域，设置在所述半导体层之中；
第二导电型的第二半导体区域，设置在所述半导体层之中，位于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设置在所述半导体层之中，位于所述第二半导体区域与所述第一面之间，所述第三半导体区域的第一导电型杂质浓度低于所述第一半导体区域；
第二导电型的第四半导体区域，设置在所述半导体层之中，位于所述第三半导体区域与所述第一面之间，所述第四半导体区域的第二导电型杂质浓度高于所述第二半导体区域；
第一导电型的第五半导体区域，设置在所述半导体层之中，并且设置在所述第一半导体区域与所述第一面之间，所述第五半导体区域与所述第三半导体区域之间夹有所述第二半导体区域；
第一电极，设置在所述半导体层的所述第一面侧，与所述第三半导体区域和所述第四半导体区域电连接；
第二电极，设置在所述半导体层的所述第二面侧，与所述第一半导体区域电连接；以及
导电层，设置在所述半导体层的所述第一面侧，将所述第二半导体区域和所述第五半导体区域电连接。
2.根据权利要求1所述的半导体装置，其中，进一步具备第二导电型的第六半导体区域，该第二导电型的第六半导体区域设置在所述第一半导体区域与所述第二半导体区域之间，所述第六半导体区域的第二导电型杂质浓度高于所述第二半导体区域。
3.根据权利要求1所述的半导体装置，其中，进一步具备第二导电型的第七半导体区域，该第二导电型的第七半导体区域设置在所述第五半导体区域与所述第二半导体区域之间，所述第七半导体区域的第二导电型杂质浓度高于所述第二半导体区域。
4.根据权利要求1所述的半导体装置，其中，所述第五半导体区域与所述第一半导体区域相连，所述第五半导体区域与所述第一面相连。
5.根据权利要求1所述的半导体装置，其中，所述第一半导体区域的第一导电型杂质浓度为5×1019cm-3以上且5×1021cm-3以下。
6.根据权利要求1所述的半导体装置，其中，所述第一半导体区域的从第一面朝向第二面的方向上的厚度为50μm以上且150μm以下。
7.根据权利要求1所述的半导体装置，其中，所述第二半导体区域的第二导电型杂质浓度为5×1012cm-3以上且1×1014cm-3以下。
8.根据权利要求1所述的半导体装置，其中，所述第五半导体区域的第一导电型杂质浓度为5×1016cm-3以上且5×1019cm-3以下。
9.根据权利要求1所述的半导体装置，其中，所述导电层为金属。
10.根据权利要求1所述的半导体装置，其中，所述半导体层为硅。
11.一种半导体装置，其中，具备：
半导体层，具有第一面和第二面；
第一导电型的第一半导体区域，设置在所述半导体层之中；
第二导电型的第二半导体区域，设置在所述半导体层之中，位于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设置在所述半导体层之中，位于所述第二半导体区域与所述第一面之间，所述第三半导体区域的第一导电型杂质浓度低于所述第一半导体区域；
第二导电型的第四半导体区域，设置在所述半导体层之中，位于所述第三半导体区域与所述第一面之间，所述第四半导体区域的第二导电型杂质浓度高于所述第二半导体区域；
导电体，设置在所述半导体层之中，并且设置在所述第一半导体区域与所述第一面之间，与所述第一半导体区域相连；
绝缘层，设置在所述导电体与所述半导体层之间；
第一电极，设置在所述半导体层的所述第一面侧，与所述第三半导体区域和所述第四半导体区域电连接；
第二电极，设置在所述半导体层的所述第二面侧，与所述第一半导体区域电连接；以及
导电层，设置在所述半导体层的所述第一面侧，将所述第二半导体区域和所述导电体电连接。
12.根据权利要求11所述的半导体装置，其中，进一步具备第二导电型的第六半导体区域，该第二导电型的第六半导体区域设置在所述第一半导体区域与所述第二半导体区域之间，所述第六半导体区域的第二导电型杂质浓度高于所述第二半导体区域。
13.根据权利要求11所述的半导体装置，其中，所述导电体贯通所述第二半导体区域。
14.根据权利要求11所述的半导体装置，其中，所述导电体为金属。
15.根据权利要求11所述的半导体装置，其中，所述第一半导体区域的第一导电型杂质浓度为5×1019cm-3以上且5×1021cm-3以下。
16.根据权利要求11所述的半导体装置，其中，所述第一半导体区域的从第一面朝向第二面的方向上的厚度为50μm以上且150μm以下。
17.根据权利要求11所述的半导体装置，其中，所述第二半导体区域的第二导电型杂质浓度为5×1012cm-3以上且1×1014cm-3以下。
18.根据权利要求11所述的半导体装置，其中，所述导电层为金属。
19.根据权利要求11所述的半导体装置，其中，所述半导体层为硅。
20.根据权利要求11所述的半导体装置，其中，所述绝缘层包含氧化硅、氧氮化硅或者氮化硅。
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