JP6937281B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 230
- 239000012535 impurity Substances 0.000 claims description 66
- 239000004020 conductor Substances 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 description 29
- 239000000758 substrate Substances 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
Description
本発明の実施形態は、半導体装置に関する。
ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）は、人体と電子機器などの２つの物体が接触した際に電流が瞬間的に流れる現象である。ＥＳＤが電子機器内に侵入することにより生じるサージ電流から電子デバイスを保護するために、ＥＳＤ保護ダイオードが用いられる。
ＥＳＤ保護ダイオードは、例えば、保護対象デバイスにつながる信号線と、グラウンドとの間に接続される。ＥＳＤが信号線に印加された場合に、サージ電流の大部分がＥＳＤ保護ダイオードを介してグラウンドに流れ、サージ電流の一部が残留電流として保護対象デバイスに流れる。
保護対象デバイスの微細化が進み、保護対象デバイスに流れる残留電流を更に低減することが要求されている。残留電流を低減するためには、ＥＳＤ保護ダイオードのクランプ電圧及びダイナミック抵抗を低減することが必要となる。クランプ電圧は、サージ電流がＥＳＤ保護ダイオードを流れている際にＥＳＤ保護ダイオードの両端子間に発生する電圧である。ダイナミック抵抗は、サージ電流がＥＳＤ保護ダイオードを流れている際のＥＳＤ保護ダイオードの両端子間の抵抗である。
本発明が解決しようとする課題は、ダイナミック抵抗の低減が可能な半導体装置を提供することにある。
本発明の一態様の半導体装置は、第１の面と第２の面を有する半導体層と、前記半導体層の中に設けられた第１導電型の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に位置し、前記第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられ、前記第３の半導体領域との間に前記第２の半導体領域を挟む第１導電型の第５の半導体領域と、前記半導体層の前記第１の面の側に設けられ、前記第３の半導体領域と前記第４の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域と電気的に接続された第２の電極と、前記半導体層の前記第１の面の側に設けられ、前記第２の半導体領域と前記第５の半導体領域とを電気的に接続する導電層と、を備える。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記を用いる場合がある。この表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像、又は、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、半導体層の中に設けられた第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に位置し、第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に位置し、第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられ、第３の半導体領域との間に第２の半導体領域を挟む第１導電型の第５の半導体領域と、半導体層の第１の面の側に設けられ、第３の半導体領域と第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、前記第１の半導体領域と電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第２の半導体領域と第５の半導体領域とを電気的に接続する導電層と、を備える。
第１の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、半導体層の中に設けられた第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に位置し、第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に位置し、第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられ、第３の半導体領域との間に第２の半導体領域を挟む第１導電型の第５の半導体領域と、半導体層の第１の面の側に設けられ、第３の半導体領域と第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、前記第１の半導体領域と電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第２の半導体領域と第５の半導体領域とを電気的に接続する導電層と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。
第１の実施形態の半導体装置は、ＥＳＤ保護ダイオード１００である。ＥＳＤ保護ダイオード１００はサイリスタ構造を含む。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＥＳＤ保護ダイオード１００は、半導体層１０、カソード電極１２（第１の電極）、アノード電極１４（第２の電極）、配線層１６（導電層）、保護絶縁層１８を備える。
半導体層１０の中には、ｎ＋型の基板領域２０（第１の半導体領域）、ｐ−型のアノード領域２２（第２の半導体領域）、ｎ型のカソード領域２４（第３の半導体領域）、ｐ＋型の第１のコンタクト領域２６（第４の半導体領域）、ｎ＋型の第２のコンタクト領域２８、ｎ型の接続領域３０（第５の半導体領域）、ｐ＋型の第３のコンタクト領域３２、ｎ＋型の第４のコンタクト領域３４、ｐ型の第１のバリア領域３６（第６の半導体領域）、ｐ型の第２のバリア領域３８（第７の半導体領域）が設けられる。
半導体層１０は、第１の面（図１中のＰ１）と第２の面（図１中のＰ２）を有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
半導体層１０は、例えば、シリコン（Ｓｉ）の単結晶である。第１の面Ｐ１は、例えば、シリコンの（００１）面である。
ｎ＋型の基板領域２０は、ｎ型不純物を含む不純物領域である。基板領域２０は、第２の面Ｐ２に接して設けられる。
基板領域２０は、ｎ型不純物として、例えば、リン（Ｐ）、ヒ素（Ａｓ）、又は、アンチモン（Ｓｂ）を含む。基板領域２０のｎ型不純物濃度は、例えば、５×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。
基板領域２０の第１の面Ｐ１から第２の面Ｐ２に向かう方向の厚さは、例えば、５０μｍ以上１５０μｍ以下である。
ｐ−型のアノード領域２２は、基板領域２０と第１の面Ｐ１との間に位置する。アノード領域２２の一部は、第１の面Ｐ１に接する。
アノード領域２２は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。アノード領域２２のｐ型不純物濃度は、例えば、５×１０１２ｃｍ−３以上１×１０１４ｃｍ−３以下である。
アノード領域２２の第１の面Ｐ１から第２の面Ｐ２に向かう方向の厚さは、例えば、５μｍ以上２０μｍ以下である。
アノード領域２２は、例えば、基板領域２０の上にエピタキシャル成長法によって形成されたエピタキシャル層である。
ｎ型のカソード領域２４は、アノード領域２２と第１の面Ｐ１との間に位置する。カソード領域２４の一部は、第１の面Ｐ１に接する。
カソード領域２４は、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。カソード領域２４のｎ型不純物濃度は、基板領域２０のｎ型不純物濃度よりも低い。カソード領域２４のｎ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下である。
ｐ＋型の第１のコンタクト領域２６は、カソード領域２４と第１の面Ｐ１との間に位置する。第１のコンタクト領域２６の一部は、第１の面Ｐ１に接する。
第１のコンタクト領域２６は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第１のコンタクト領域２６のｐ型不純物濃度は、アノード領域２２のｐ型不純物濃度よりも高い。第１のコンタクト領域２６のｐ型不純物濃度は、例えば、５×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。
ｎ＋型の第２のコンタクト領域２８は、カソード領域２４と第１の面Ｐ１との間に位置する。第２のコンタクト領域２８の一部は、第１の面Ｐ１に接する。
第２のコンタクト領域２８は、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。第２のコンタクト領域２８のｎ型不純物濃度は、カソード領域２４のｎ型不純物濃度よりも高い。第２のコンタクト領域２８のｎ型不純物濃度は、例えば、５×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。
ｎ型の接続領域３０は、基板領域２０と第１の面Ｐ１との間に位置する。接続領域３０は、基板領域２０に接する。接続領域３０の一部は、第１の面Ｐ１に接する。接続領域３０は、カソード領域２４との間にアノード領域２２を挟む。
接続領域３０は、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。接続領域３０のｎ型不純物濃度は、基板領域２０のｎ型不純物濃度よりも低い。接続領域３０のｎ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下である。
接続領域３０は、例えば、半導体層１０にｎ型不純物をイオン注入することにより形成される。
ｐ＋型の第３のコンタクト領域３２は、アノード領域２２と第１の面Ｐ１との間に位置する。第３のコンタクト領域３２は、第１の面Ｐ１に接する。
第３のコンタクト領域３２は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第３のコンタクト領域３２のｐ型不純物濃度は、アノード領域２２のｐ型不純物濃度よりも高い。第３のコンタクト領域３２のｐ型不純物濃度は、例えば、５×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。
ｎ＋型の第４のコンタクト領域３４は、接続領域３０と第１の面Ｐ１との間に位置する。第４のコンタクト領域３４は、第１の面Ｐ１に接する。
第４のコンタクト領域３４は、ｎ型不純物として、例えば、リン（Ｐ）、又は、ヒ素（Ａｓ）を含む。第４のコンタクト領域３４のｎ型不純物濃度は、接続領域３０のｎ型不純物濃度よりも高い。第４のコンタクト領域３４のｎ型不純物濃度は、例えば、５×１０１９ｃｍ−３以上５×１０２１ｃｍ−３以下である。
ｐ型の第１のバリア領域３６は、基板領域２０とｐ−型のアノード領域２２との間に設けられる。第１のバリア領域３６は、基板領域２０に接する。第１のバリア領域３６は、ｐ−型のアノード領域２２に接する。
第１のバリア領域３６は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第１のバリア領域３６のｐ型不純物濃度は、アノード領域２２のｐ型不純物濃度よりも高い。第１のバリア領域３６のｐ型不純物濃度は、例えば、５×１０１４ｃｍ−３以上５×１０１８ｃｍ−３以下である。
ｐ型の第２のバリア領域３８は、接続領域３０とアノード領域２２との間に設けられる。第２のバリア領域３８は、接続領域３０に接する。第２のバリア領域３８は、アノード領域２２に接する。第２のバリア領域３８は、基板領域２０と第１の面Ｐ１との間に位置する。
第２のバリア領域３８は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。第２のバリア領域３８のｐ型不純物濃度は、アノード領域２２のｐ型不純物濃度よりも高い。第２のバリア領域３８のｐ型不純物濃度は、例えば、５×１０１４ｃｍ−３以上５×１０１８ｃｍ−３以下である。
保護絶縁層１８は、半導体層１０の第１の面Ｐ１の上に設けられる。保護絶縁層１８は、例えば、酸化シリコンを含む。
カソード電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。カソード電極１２は、半導体層１０の第１の面Ｐ１の上に設けられる。
カソード電極１２は、カソード領域２４、第１のコンタクト領域２６、及び、第２のコンタクト領域２８に電気的に接続される。カソード電極１２は、第１のコンタクト領域２６、及び、第２のコンタクト領域２８に接する。
カソード電極１２は、例えば、金属である。カソード電極１２は、例えば、アルミニウム、又は、アルミニウム合金を含む。カソード電極１２の半導体層１０に接する部分には、例えば、バリアメタル層が設けられる。バリアメタル層は、例えば、チタン、窒化チタン、又は、窒化タングステンを含む。
アノード電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。アノード電極１４は、半導体層１０の第２の面Ｐ２に接する。
アノード電極１４は、基板領域２０に電気的に接続される。アノード電極１４は、基板領域２０に接する。
アノード電極１４は、例えば、金属である。アノード電極１４は、例えば、金、銀、又は、スズ合金を含む。
配線層１６は、半導体層１０の第１の面Ｐ１の側に設けられる。配線層１６は、アノード領域２２と接続領域３０とを電気的に接続する。配線層１６は、例えば、第３のコンタクト領域３２に接する。配線層１６は、例えば、第４のコンタクト領域３４に接する。
配線層１６は、例えば、金属である。配線層１６は、例えば、アルミニウム、又は、アルミニウム合金を含む。配線層１６の半導体層１０に接する部分には、例えば、バリアメタル層が設けられる。バリアメタル層は、例えば、チタン、窒化チタン、又は、窒化タングステンを含む。
第１の実施形態のＥＳＤ保護ダイオード１００は、ｐ＋型の第１のコンタクト領域２６、ｎ型のカソード領域２４、ｐ−型のアノード領域２２、及び、ｎ＋型の基板領域２０で形成されるｐｎｐｎ型のサイリスタ構造を有する。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＥＳＤ保護ダイオードは、例えば、保護対象デバイスにつながる信号線と、グラウンドとの間に接続される。ＥＳＤが信号線に印加された場合に、サージ電流の大部分がＥＳＤ保護ダイオードを介してグラウンドに流れ、サージ電流の一部が残留電流として保護対象デバイスに流れる。
保護対象デバイスの微細化が進み、保護対象デバイスに流れる残留電流を更に低減することが要求されている。残留電流を低減するためには、ＥＳＤ保護ダイオードのクランプ電圧及びダイナミック抵抗を低減することが必要となる。
クランプ電圧の低減のために、例えば、ＥＳＤ保護ダイオードに、低い電圧までスナップバックするサイリスタ構造が適用される。例えば、第１の面Ｐ１と第２の面Ｐ２とを有する半導体層１０の、第１の面Ｐ１の側、すなわち半導体層の表面にｎ型不純物領域とｐ型不純物領域を形成する。これにより、ｐｎｐｎ型のサイリスタ構造を設ける。この場合、ＥＳＤ保護ダイオードは、カソード電極とアノード電極の両方が半導体層の表面に設けられた横型デバイスとなる。
横型デバイスの場合、カソード電極とアノード電極との間の電流経路が半導体層の表面近傍に限定される。したがって、ＥＳＤ保護ダイオードのダイナミック抵抗を低減することが困難である。
横型デバイスの場合、例えば、カソード電極及びアノード電極を櫛型電極にすることで、電流経路を広くすることが考えられる。しかしながら、限られたチップ面積の中で、櫛型電極を形成するには、微細加工が要求され、チップコストが増大するおそれがある。
また、横型デバイスのパッケージには、例えば、表面にカソード電極とアノード電極が設けられた横型デバイスを実装しやすいＣｈｉｐＬＧＡが適用される。ＣｈｉｐＬＧＡでは、パッケージサイズとチップサイズが等しくなる。
電子機器などへの実装を容易にする観点から、パッケージサイズには所定の大きさが要求される。ＣｈｉｐＬＧＡの場合には、仮に、チップサイズを小さくすることが可能であったとしても、パッケージサイズに対する要請からチップサイズを小さくできない事態が生じ得る。この場合、チップコストの低減が困難となる。
図２は、第１の実施形態の半導体装置の作用及び効果の説明図である。図２は、第１の実施形態のＥＳＤ保護ダイオード１００にサージ電流が流れている際の、電流経路の模式図である。図中の実線片矢印が電流を示す。
ＥＳＤ保護ダイオード１００は、半導体層１０の表面にカソード電極１２、裏面にアノード電極１４を設けた縦型デバイスである。縦型デバイスにすることにより、半導体層１０の内部を広く電流経路として用いることが可能となる。したがって、ＥＳＤ保護ダイオード１００のダイナミック抵抗の低減が可能となる。
また、ＥＳＤ保護ダイオード１００は、縦型デバイスとすることで、パッケージにモールドパッケージを適用することが容易となる。チップの裏面のアノード電極１４をリードフレーム上に接着し、チップの表面のカソード電極１２にワイヤボンディングを行うことで、ＥＳＤ保護ダイオード１００をモールドパッケージに実装する。
モールドパッケージへの実装が容易になることで、パッケージサイズに起因するチップサイズ縮小に対する制約がなくなる。したがって、チップサイズを縮小し、チップコストを低減することが可能となる。
また、ＥＳＤ保護ダイオード１００は、アノード領域２２と接続領域３０とを電気的に接続する配線層１６を、半導体層１０の表面側に設ける。したがって、半導体層１０の裏面側にはパターンを形成する必要がない。したがって、製造が容易となり、チップコストの低減が可能となる。
ＥＳＤ保護ダイオード１００は、ｐ型の第１のバリア領域３６を、ｎ＋型の基板領域２０とｐ−型のアノード領域２２との間に備えることが好ましい。第１のバリア領域３６を設けることで、サージ電流が流れていない状態でのリーク電流が抑制される。
また、ＥＳＤ保護ダイオード１００は、ｐ型の第２のバリア領域３８を、ｎ型の接続領域３０とｐ−型のアノード領域２２との間に備えることが好ましい。第２のバリア領域３８を設けることで、サージ電流が流れていない状態でのリーク電流が抑制される。
以上、第１の実施形態によれば、ダイナミック抵抗の低減が可能なＥＳＤ保護ダイオードが実現できる。また、チップコストの低減が可能なＥＳＤ保護ダイオードが実現できる。また、リーク電流の抑制されたＥＳＤ保護ダイオードが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、半導体層の中に設けられた第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に位置し、第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に位置し、第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域に接する導電体と、導電体と半導体層との間に設けられた絶縁層と、半導体層の第１の面の側に設けられ、第３の半導体領域と第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域と電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第２の半導体領域と前記導電体とを電気的に接続する導電層と、を備える。
第２の実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、半導体層の中に設けられた第１導電型の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に位置し、第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に位置し、第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域に接する導電体と、導電体と半導体層との間に設けられた絶縁層と、半導体層の第１の面の側に設けられ、第３の半導体領域と第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域と電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第２の半導体領域と前記導電体とを電気的に接続する導電層と、を備える。
第２の実施形態の半導体装置は、第１の半導体領域と第１の面との間に設けられ、第１の半導体領域に接する導電体と、導電体と半導体層との間に設けられた絶縁層と、を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する場合がある。
図３は、第２の実施形態の半導体装置の模式断面図である。
第２の実施形態の半導体装置は、ＥＳＤ保護ダイオード２００である。ＥＳＤ保護ダイオード２００はサイリスタ構造を含む。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＥＳＤ保護ダイオード２００は、半導体層１０、カソード電極１２（第１の電極）、アノード電極１４（第２の電極）、配線層１６（導電層）、保護絶縁層１８を備える。
半導体層１０の中には、ｎ＋型の基板領域２０（第１の半導体領域）、ｐ−型のアノード領域２２（第２の半導体領域）、ｎ型のカソード領域２４（第３の半導体領域）、ｐ＋型の第１のコンタクト領域２６（第４の半導体領域）、ｎ＋型の第２のコンタクト領域２８、ｐ＋型の第３のコンタクト領域３２、ｐ型の第１のバリア領域３６（第６の半導体領域）、埋め込み接続層４０（導電体）、絶縁層４２が設けられる。
埋め込み接続層４０は、基板領域２０と第１の面Ｐ１との間に設けられる。埋め込み接続層４０は、基板領域２０に接する。埋め込み接続層４０は、例えば、アノード領域２２を貫通する。
埋め込み接続層４０は、導電体である。埋め込み接続層４０は、例えば、金属、又は、導電性不純物を含む半導体である。埋め込み接続層４０は、例えば、タングステン、又は、窒化チタンを含む。埋め込み接続層４０は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンを含む。
絶縁層４２は、埋め込み接続層４０と半導体層１０との間に設けられる。絶縁層４２は、埋め込み接続層４０を囲んで設けられる。絶縁層４２は、例えば、埋め込み接続層４０とアノード領域２２との間、埋め込み接続層４０と第１のバリア領域３６との間に設けられる。
絶縁層４２は、例えば、酸化シリコン、酸窒化シリコン、又は、窒化シリコンを含む。
埋め込み接続層４０及び絶縁層４２は、例えば、以下の方法で製造可能である。
まず、半導体層１０に第１の面Ｐ１から基板領域２０に達するトレンチを、公知のリソグラフィ法及び反応性イオンエッチング法（ＲＩＥ法）を用いて形成する。次に、公知の化学気相成長法（ＣＶＤ法）及び反応性イオンエッチング法を用いて、トレンチの内壁に絶縁層４２を形成する。次に、公知の化学気相成長法を用いて、トレンチの中を埋め込み接続層４０で埋め込む。例えば、化学機械研磨法（ＣＭＰ法）により、埋め込み接続層４０の表面を平坦化する。
配線層１６は、半導体層１０の第１の面Ｐ１の側に設けられる。配線層１６は、アノード領域２２と埋め込み接続層４０とを電気的に接続する。配線層１６は、例えば、第３のコンタクト領域３２に接する。配線層１６は、例えば、埋め込み接続層４０に接する。
配線層１６は、例えば、金属である。配線層１６は、例えば、アルミニウム、又は、アルミニウム合金を含む。配線層１６の半導体層１０や埋め込み接続層４０に接する部分には、例えば、バリアメタル層が設けられる。バリアメタル層は、例えば、チタン、窒化チタン、又は、窒化タングステンを含む。
ＥＳＤ保護ダイオード２００は、基板領域２０とアノード領域２２を、抵抗の低い埋め込み接続層４０を用いて接続する。したがって、ＥＳＤ保護ダイオード２００に、アノード電極１４からカソード電極１２に向かって順方向電流を流す場合、大電流を流すことが可能となる。
例えば、２個のＥＳＤ保護ダイオード２００のアノード電極１４をそれぞれ接続し、双方向のＥＳＤ保護デバイスを構成する場合がある。この場合、ダイナミック抵抗を低減するためには、ＥＳＤ保護ダイオード２００に順方向電流が流れる場合の抵抗も低減することが必要となる。
第２の実施形態のＥＳＤ保護ダイオード２００を２個繋げることにより、ダイナミック抵抗が低減された双方向のＥＳＤ保護デバイスを実現することが可能となる。
以上、第２の実施形態によれば、第１の実施形態と同様、ダイナミック抵抗の低減が可能なＥＳＤ保護ダイオードが実現できる。また、チップコストの低減が可能なＥＳＤ保護ダイオードが実現できる。また、リーク電流の抑制されたＥＳＤ保護ダイオードが実現できる。更に、ダイナミック抵抗が低減された双方向のＥＳＤ保護デバイスを実現することが可能となる。
第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ カソード電極（第１の電極）
１４ アノード電極（第２の電極）
１６ 配線層（導電層）
２０ 基板領域（第１の半導体領域）
２２ アノード領域（第２の半導体領域）
２４ カソード領域（第３の半導体領域）
２６ 第１のコンタクト領域（第４の半導体領域）
３０ 接続領域（第５の半導体領域）
３６ 第１のバリア領域（第６の半導体領域）
３８ 第２のバリア領域（第７の半導体領域）
４０ 埋め込み接続層（導電体）
４２ 絶縁層
１００ ＥＳＤ保護ダイオード（半導体装置）
２００ ＥＳＤ保護ダイオード（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
１２ カソード電極（第１の電極）
１４ アノード電極（第２の電極）
１６ 配線層（導電層）
２０ 基板領域（第１の半導体領域）
２２ アノード領域（第２の半導体領域）
２４ カソード領域（第３の半導体領域）
２６ 第１のコンタクト領域（第４の半導体領域）
３０ 接続領域（第５の半導体領域）
３６ 第１のバリア領域（第６の半導体領域）
３８ 第２のバリア領域（第７の半導体領域）
４０ 埋め込み接続層（導電体）
４２ 絶縁層
１００ ＥＳＤ保護ダイオード（半導体装置）
２００ ＥＳＤ保護ダイオード（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
Claims (7)
- 第１の面と第２の面を有する半導体層と、
前記半導体層の中に設けられた第１導電型の第１の半導体領域と、
前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に位置し、前記第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、
前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、
前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられ、前記第３の半導体領域との間に前記第２の半導体領域を挟む第１導電型の第５の半導体領域と、
前記半導体層の前記第１の面の側に設けられ、前記第３の半導体領域と前記第４の半導体領域に電気的に接続された第１の電極と、
前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域と電気的に接続された第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記第２の半導体領域と前記第５の半導体領域とを電気的に接続する導電層と、
を備える半導体装置。 - 前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第６の半導体領域を、更に備える請求項１記載の半導体装置。
- 前記第５の半導体領域と前記第２の半導体領域との間に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第７の半導体領域を、更に備える請求項１又は請求項２記載の半導体装置。
- 前記第５の半導体領域は前記第１の半導体領域と接し、前記第５の半導体領域は前記第１の面と接する請求項１ないし請求項３いずれか一項記載の半導体装置。
- 第１の面と第２の面を有する半導体層と、
前記半導体層の中に設けられた第１導電型の第１の半導体領域と、
前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に位置する第２導電型の第２の半導体領域と、
前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に位置し、前記第１の半導体領域よりも第１導電型不純物濃度の低い第１導電型の第３の半導体領域と、
前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に位置し、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第４の半導体領域と、
前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の半導体領域に接する導電体と、
前記導電体と前記半導体層との間に設けられた絶縁層と、
前記半導体層の前記第１の面の側に設けられ、前記第３の半導体領域と前記第４の半導体領域に電気的に接続された第１の電極と、
前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域と電気的に接続された第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記第２の半導体領域と前記導電体とを電気的に接続する導電層と、
を備える半導体装置。 - 前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第２の半導体領域よりも第２導電型不純物濃度の高い第２導電型の第６の半導体領域を、更に備える請求項５記載の半導体装置。
- 前記導電体は、前記第２の半導体領域を貫通する請求項５又は請求項６記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018173127A JP6937281B2 (ja) | 2018-09-14 | 2018-09-14 | 半導体装置 |
| US16/255,970 US10896903B2 (en) | 2018-09-14 | 2019-01-24 | Semiconductor device |
| CN201910112743.0A CN110911500B (zh) | 2018-09-14 | 2019-02-13 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018173127A JP6937281B2 (ja) | 2018-09-14 | 2018-09-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020047678A JP2020047678A (ja) | 2020-03-26 |
| JP6937281B2 true JP6937281B2 (ja) | 2021-09-22 |
Family
ID=69773024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018173127A Active JP6937281B2 (ja) | 2018-09-14 | 2018-09-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10896903B2 (ja) |
| JP (1) | JP6937281B2 (ja) |
| CN (1) | CN110911500B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7068211B2 (ja) * | 2019-02-15 | 2022-05-16 | 株式会社東芝 | 半導体装置 |
| CN116632003B (zh) * | 2023-07-25 | 2023-12-15 | 深圳市槟城电子股份有限公司 | Esd保护器件的制备方法及esd保护器件 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793423B2 (ja) | 1991-08-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
| FR2727571A1 (fr) * | 1994-11-25 | 1996-05-31 | Sgs Thomson Microelectronics | Thyristor a sensibilite en retournement controlee |
| US6110763A (en) * | 1997-05-22 | 2000-08-29 | Intersil Corporation | One mask, power semiconductor device fabrication process |
| US6455902B1 (en) * | 2000-12-06 | 2002-09-24 | International Business Machines Corporation | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications |
| JP3963751B2 (ja) | 2002-03-25 | 2007-08-22 | 新電元工業株式会社 | サイリスタ |
| US7667268B2 (en) * | 2002-08-14 | 2010-02-23 | Advanced Analogic Technologies, Inc. | Isolated transistor |
| US6919603B2 (en) * | 2003-04-30 | 2005-07-19 | Texas Instruments Incorporated | Efficient protection structure for reverse pin-to-pin electrostatic discharge |
| JP2005079287A (ja) | 2003-08-29 | 2005-03-24 | Nec Electronics Corp | 集積回路 |
| JP2006186145A (ja) * | 2004-12-28 | 2006-07-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN1976028B (zh) * | 2005-11-28 | 2012-02-29 | 株式会社东芝 | Esd保护元件 |
| WO2007135694A1 (en) * | 2006-05-18 | 2007-11-29 | Stmicroelectronics S.R.L. | Three- terminal power device with high switching speed and manufacturing process |
| JP2008172165A (ja) * | 2007-01-15 | 2008-07-24 | Toshiba Corp | 半導体装置 |
| US10037986B2 (en) * | 2015-03-19 | 2018-07-31 | Nxp Usa, Inc. | ESD protection structure and method of fabrication thereof |
| CN106449634B (zh) * | 2016-09-23 | 2019-06-14 | 矽力杰半导体技术(杭州)有限公司 | 瞬态电压抑制器及其制造方法 |
| JP2018098447A (ja) * | 2016-12-16 | 2018-06-21 | 株式会社豊田中央研究所 | Ｍｏｓｆｅｔ |
-
2018
- 2018-09-14 JP JP2018173127A patent/JP6937281B2/ja active Active
-
2019
- 2019-01-24 US US16/255,970 patent/US10896903B2/en active Active
- 2019-02-13 CN CN201910112743.0A patent/CN110911500B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2020047678A (ja) | 2020-03-26 |
| CN110911500A (zh) | 2020-03-24 |
| US10896903B2 (en) | 2021-01-19 |
| CN110911500B (zh) | 2023-11-07 |
| US20200091134A1 (en) | 2020-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200904 |
|
| TRDD | Decision of grant or rejection written | ||
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210730 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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