JP2020205328A - 半導体集積回路 - Google Patents
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Abstract
【課題】簡易な構成で耐圧を向上させることが可能な半導体集積回路を提供すること。【解決手段】基板12と、基板12上に設けられた埋め込み絶縁膜14と、埋め込み絶縁膜14上に形成されたP型不純物領域16と、P型不純物領域16内に形成されたN型不純物領域18と、を含み、基板12の電位が、P型不純物領域16の電位とN型不純物領域18の電位の間の電位とされている。【選択図】図2
Description
本発明は、半導体集積回路、特にSOI構造を有するダイオードを含む半導体集積回路に関する。
ダイオードを備えた半導体集積回路の従来例として、下記特許文献1には、分離領域を有する基板に形成されたダイオードであって、第1導電型のアノードと、アノードの下方に配置され基板と電気的に接触している第2導電型のカソードとを含み、カソードとアノードのうち少なくとも1つが複数の垂直に当接している拡散領域を含み、カソードとアノードが隣接する分離領域の間に配置されており、分離領域がアノード及びカソードより深く基板内に延在しているダイオードが開示されている。
特許文献1に開示されたダイオードはESD(Electro Static Discharge:静電気放電)保護素子としてのダイオードである。このようなESD保護用ダイオードを一例として、ダイオードでは耐圧が問題となる場合がある。
一方、ダイオードの構成の一例として、SOI(Silicon On Insulator)ウェハを用いた構成がある。SOIウェハとは、シリコン基板上に絶縁膜(酸化膜)を形成し、該絶縁膜上にシリコン単結晶層(シリコン半導体層)を形成したウェハをいう。該絶縁膜はBOX(Buried Oxide:埋め込み絶縁膜)とも称され、SOIウェハを用いて半導体集積回路を構成することにより、半導体素子に対する寄生容量が抑制されるとされている。SOIウェハを用いたダイオードは、例えばP型のシリコン基板、BOX上のシリコン半導体層に形成されたP型不純物領域(アノード)、該P型不純物領域の内部に形成されたN型不純物領域(カソード)を含み、該P型不純物領域と該N型不純物領域との界面にPN接合が形成されている。
例えばESD保護用ダイオードの場合逆バイアスで用いられるので、例えば上記N型不純物領域(カソード)がGND(グランド、接地)に接続され、上記P型不純物領域(アノード)に負電圧が印加される。一方で、SOIを用いた半導体集積回路では、一般に上記BOXに電圧を負担させて半導体素子、特にPN接合を備えた半導体素子の耐圧を確保する場合がある。
ここで、上記構成のダイオードでは、BOXに電圧を負担させて耐圧を確保する場合、BOXは半導体素子が必要とする耐圧と同程度の電圧負担が必要となる。一方、BOXの許容電圧はBOXの膜厚に依存し、膜厚が厚いほうが許容電圧が大きい。しかしながら、BOXの膜厚は製造プロセス等に依存し、採用できる膜厚には自ずと限界がある。すなわち、BOXが負担できる電圧にも限界がある。そのため、上記構造のダイオードでは、BOXの負担電圧以上の耐圧を確保することが困難となっている、という問題があった。従って、耐圧がより向上したダイオードの実現が望まれるが、その際構成があまり複雑にならないことが望ましい。
本発明は、上記事実を考慮し、簡易な構成で耐圧を向上させることが可能な半導体集積回路を提供することを目的とする。
本発明の第1実施態様に係る半導体集積回路は、基板と、基板上に設けられた埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたP型不純物領域と、P型不純物領域内に形成されたN型不純物領域と、を含み、基板の電位が、P型不純物領域の電位とN型不純物領域の電位の間の電位とされている。
第1実施態様に係る半導体集積回路は、埋め込み絶縁膜と、埋め込み絶縁膜上に形成されたP型不純物領域と、P型不純物領域内に形成されたN型不純物領域と、を含む。
ここで、P型不純物領域とN型不純物領域の界面にはPN接合が存在し、ダイオードが形成されている。そして、基板の電位が、P型不純物領域の電位とN型不純物領域の電位の間の電位とされている。このため、埋め込み絶縁膜に付与される電界が緩和されるので、ダイオードの耐圧が向上する。
本発明の第2実施態様に係る半導体集積回路では、第1実施態様に係る半導体集積回路において、P型不純物領域の電位がN型不純物領域の電位より低くされている。
第2実施態様に係る半導体集積回路によれば、P型不純物領域の電位がN型不純物領域の電位より低い。このため、ダイオードに逆バイアスが印加され、サージ等を効果的に遮断(カット)することができる。
本発明の第3実施態様に係る半導体集積回路では、第1実施態様又は第2実施態様に係る半導体集積回路において、P型不純物領域とN型不純物領域とを囲み、埋め込み絶縁膜に達する溝を更に含む。
第3実施態様に係る半導体集積回路によれば、P型不純物領域とN型不純物領域とを囲み、埋め込み絶縁層に達する溝を含んでいる。このため、個々の半導体集積回路を確実に分離することができるので、集積化が容易である。
本発明の第4実施態様に係る半導体集積回路では、第3実施態様に係る半導体集積回路において、溝に充填された導電体を更に含み、導電体には予め定められた電位が付与される。
第4実施態様に係る半導体集積回路によれば、溝に充填された導電体に電位が付与される。このため、ダイオードの耐圧等に応じて溝に印加するバイアス電圧を調整することができる。
本発明の第5実施態様に係る半導体集積回路では、第1実施態様から第4実施態様のいずれか1つに係る半導体集積回路において、P型不純物領域の電位とN型不純物領域の電位とを分圧する分圧部を更に含み、分圧部で分圧された電位が基板に印加される。
第5実施態様に係る半導体集積回路によれば、P型不純物領域の電位とN型不純物領域の電位とを分圧する分圧部で分圧された電位が基板に印加される。このため、基板への印加電位を容易に変えることができる。
本発明によれば、簡易な構成で耐圧を向上させることが可能な半導体集積回路を提供することができる、という優れた効果を奏する。
以下、図1から図3を参照して、本発明の一実施の形態に係る半導体集積回路について説明する。以下の実施の形態では、本発明に係る半導体集積回路をダイオード、特に、逆バイアスを印加し、電源等に加えられたサージ等の外乱を遮断(カット)するダイオードに適用した形態を例示して説明する。なお、各図面において同一又は等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。
図1(a)は、本実施の形態に係るダイオード50の断面図の一例を、図1(b)は半導体集積回路10の電源を含む等価回路を、各々示している。図1(a)に示すように、ダイオード50は、半導体基板12、埋め込み絶縁膜14、P型不純物領域16、N型不純物領域18、アノード電極20、及びカソード電極22を含んで構成されている。
本実施の形態に係るダイオード50は、一例としてSOIウェハを用いて製造されている。すなわち、半導体基板12は、一例としてP型(P−)のシリコン基板とされて、埋め込み絶縁膜14はいわゆるBOXである。P型不純物領域16、N型不純物領域18の各々は、SOIウェハに含まれるシリコン半導体層に形成されている。P型不純物領域16はダイオード50のアノードを構成する層であり、コンタクト層(P+層、図示省略)を介してアノード電極20が接続されている。N型不純物領域18はカソードを構成する層であり、コンタクト層(N+層、図示省略)を介してカソード電極22が接続されている。P型不純物領域16とN型不純物領域18との界面には、PN接合が形成されている。ここで、本実施の形態では、P−は比較的低い濃度のP型不純物領域を、P+は比較的濃度の高いP型不純物領域を、N+は比較的濃度の高いN型不純物領域を、各々意味している。
ダイオード50は、更に、ポリシリコン24、及び絶縁膜26を含んでいる。ポリシリコン24は、SOIウェハのシリコン半導体層に形成されたトレンチ29(溝)を充填して形成されている。本実施の形態では、一例として、トレンチ29は埋め込み絶縁膜14に到達する深さを有している。また、トレンチ29の内壁には酸化膜28が形成されている。トレンチ29は、平面視においてダイオード50を取り囲んで形成されている。トレンチ29によって、例えばダイオード50を他の回路素子から容易に分離することができる。ポリシリコン24をトレンチ29に充填することにより、後述するように埋め込み絶縁膜14に連なるポリシリコン24にバイアス電圧(本実施の形態では接地電位)を印加することができる。絶縁膜26は、ダイオード50の表面の被覆すべき領域を絶縁する絶縁膜であり、例えばLOCOS(LOCal Oxidation of Silicon)法によって形成されている。なお、「ポリシリコン24」は、本発明に係る「導電体」の一例である。
図1(b)に示すように、本実施の形態に係る半導体集積回路10は、ダイオード50に加え、抵抗30及び抵抗31を含んで構成されている。後述するように、半導体集積回路10のアノード電極20は電源32に接続され、カソード電極22はGNDに接続される。一方、抵抗30及び31は、電源32の電源電圧Vaを分圧し、基板電位Vsを生成する。基板電位Vsは、半導体集積回路10の半導体基板12に印加される。すなわち、本実施の形態に係る半導体集積回路10では半導体基板12の電位が、アノード電極20の電位と、カソード電極22の電位の間の電位とされている。なお、「抵抗30」及び「抵抗31」は、本発明に係る「分圧部」の一例である。
図2は、半導体集積回路10、ダイオード50、及び電源32の間の接続をより詳細に示した図である。先述したように、本実施の形態では、一例として、アノード電極20に電源32の負極が、カソード電極22に正極が接続されるとともに、カソード電極22は接地される。図2に示すように、電源電圧Vaは抵抗30と31とで分圧され、該分圧電圧は、基板電位Vsとして半導体基板12に印加される。一方、ポリシリコン24はGNDに接続されている。なお、本実施の形態では、アノード電極20を電源32の負極に、カソード電極22をGNDに接続する形態を例示して説明するが、ダイオード50が逆バイアスになる接続であれば、この形態に限定されない。
本実施の形態に係る半導体集積回路10では、抵抗30、31も集積化され、平面視でダイオード50の近傍にレイアウトされ、アノード電極20及びカソード電極22と配線層を介して接続されている。むろん、これに限られず抵抗30、31を外付けとした形態としてもよい。更に、分圧部を介さず、独立した電源から半導体基板12に直接所定の電位を付与する構成としてもよい。
ここで、半導体集積回路10の実装方法について説明する。半導体集積回路10は、例えばリードフレーム等のパッケージに実装される。半導体集積回路10の半導体基板12の裏面は、例えば金等の金属でメタライズされており、半導体集積回路10の裏面はリードフレームに備えられたランドにはんだ付け等によって固定される。抵抗30、31が半導体集積回路10に集積化されている場合には、抵抗30と抵抗31との接続点から延伸されたパッド等と、該ランドとがボンディングワイヤー等によって接続される。
次に、半導体集積回路10において、半導体基板12の電位を、アノード電極20の電位と、カソード電極22の電位の間の電位である基板電位Vsとする理由について説明する。
図2に示すように、ダイオード50には逆バイアスが印加されているので、P型不純物領域16の不純物濃度を比較的低くしておくことにより、PN接合部分からP型不純物領域16に向けて空乏層DLTが伸び、トレンチ29の側壁の酸化膜28まで到達している。一方、ポリシリコン24は接地とされており、アノード電極20を介して電源電圧VaとされたP型不純物領域16よりも高電位となっている。そのため、トレンチ29の側壁付近が電界効果によって空乏化され、側壁部分での耐圧の低下が抑制されている。この際、半導体基板12と、ダイオード50を構成するP型不純物領域16との間に位置する埋め込み絶縁膜14が耐圧を決定づける電圧を分担する。なお、本実施の形態では、ポリシリコン24に印加する電位を接地(GND)とする形態を例示して説明するが、これに限られず、ダイオード50の耐圧等を勘案して、他の電位を与える形態としてもよい。
上記構成に加え、本実施の形態に係る半導体集積回路10では、ダイオード50の耐圧を向上させるために、半導体基板12の電位を、アノード電極20の電位と、カソード電極22の電位の間の電位である基板電位Vsとしている。このことにより、ポリシリコン24とP型不純物領域16との間の電位差が小さくなり、埋め込み絶縁膜14(BOX)が負担する電圧が減少するので、ダイオード50(半導体集積回路10)の耐圧が向上する。
すなわち、埋め込み絶縁膜14(BOX)の許容電圧は、主として、埋め込み絶縁膜14(BOX)に印加される電界で決定づけられ、電界が小さい方が耐圧上有利である。また、該電界は、埋め込み絶縁膜14(BOX)に印加される印加電圧及び埋め込み絶縁膜14(BOX)の膜厚に依存し、印加電圧が低いほど、膜厚が厚いほど電界は小さくなる。つまり、膜厚の厚さに限界がある場合には、印加電圧を小さくすることによって埋め込み絶縁膜14(BOX)の許容電圧を上げ、ダイオード50(半導体集積回路10)の耐圧を向上させることができる。本実施の形態に係る半導体集積回路10は、以上の知見に基づいて構成されている。
図3は、本実施の形態に係る半導体集積回路10の耐圧の測定結果の一例を示している。図3は、横軸を基板電位Vsとし、縦軸を耐圧Vbとし、基板電位Vsを変化させた場合の耐圧Vbの実測値をプロットしている。図3に示す測定においては、カソード電極22は接地され、アノード電極20には所定の負電位(約−200V)が付与されている。基板電位Vsは、ダイオード50のアノード電極20とカソード電極22との間に印加する電源32とは別電源から生成し、耐圧Vbはダイオード50の逆方向ブレークダウン(降伏)電圧でみている。
図3に示すように、基板電位Vsが約0V(接地電位)の場合には約560Vであった耐圧Vbが、基板電位Vsを約−100V(アノード電極20の電位とカソード電極22の電位との間の電位)とすることによって約640Vとなり、約80V改善していることがわかる。一方、基板電位Vsを約+100V(カソード電極22の電位より高い電位)とすると、耐圧Vbは約500Vに劣化する。
以上詳述したように、本実施の形態に係る半導体集積回路10によれば耐圧を向上させることができるので、例えば逆バイアスを印加することによりサージ等の外乱を効果的に遮断(カット)することが可能となる。しかも、本実施の形態に係る半導体集積回路10は、P型不純物領域16の電位とN型不純物領域18の電位の間の電位を半導体基板12に印加するだけなので、極めて簡易な構成で実現することができる。
なお、上記実施の形態では、P型の半導体基板を用いた形態を例示して説明したが、N型基板を用いた形態としてもよい。この場合は、上記において、P型をN型に、N型をP型に読み替えればよい。
10・・・半導体集積回路、12・・・半導体基板、14・・・埋め込み絶縁膜、16・・・P型不純物領域、18・・・N型不純物領域、20・・・アノード電極、22・・・カソード電極、24・・・ポリシリコン、26・・・絶縁膜、28・・・酸化膜、29・・・トレンチ、30、31・・・抵抗、32・・・電源、50・・・ダイオード、Vs・・・基板電位、Va・・・電源電圧
Claims (5)
- 基板と、
前記基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成されたP型不純物領域と、
前記P型不純物領域内に形成されたN型不純物領域と、を含み、
前記基板の電位が、前記P型不純物領域の電位と前記N型不純物領域の電位の間の電位とされた
半導体集積回路。 - 前記P型不純物領域の電位が前記N型不純物領域の電位より低い
請求項1に記載の半導体集積回路。 - 前記P型不純物領域と前記N型不純物領域とを囲み、前記埋め込み絶縁膜に達する溝を更に含む
請求項1又は請求項2に記載の半導体集積回路。 - 前記溝に充填された導電体を更に含み
前記導電体には予め定められた電位が付与される
請求項3に記載の半導体集積回路。 - 前記P型不純物領域の電位と前記N型不純物領域の電位とを分圧する分圧部を更に含み、
前記分圧部で分圧された電位が前記基板に印加される
請求項1から請求項4のいずれか1項に記載の半導体集積回路。
Priority Applications (1)
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JP2019111930A JP2020205328A (ja) | 2019-06-17 | 2019-06-17 | 半導体集積回路 |
Applications Claiming Priority (1)
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JP2019111930A JP2020205328A (ja) | 2019-06-17 | 2019-06-17 | 半導体集積回路 |
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Family Applications (1)
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JP2019111930A Pending JP2020205328A (ja) | 2019-06-17 | 2019-06-17 | 半導体集積回路 |
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