JP4514443B2

JP4514443B2 - 半導体保護装置

Info

Publication number: JP4514443B2
Application number: JP2003417025A
Authority: JP
Inventors: 雅孝辻
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-12-15
Filing date: 2003-12-15
Publication date: 2010-07-28
Anticipated expiration: 2023-12-15
Also published as: JP2005175397A

Description

本発明は静電放電に対する保護機能とフィルタリング機能の両方を含む半導体保護装置に関する。

従来の半導体保護装置としては、一つのＰ型半導体基板内の離れた二箇所にＮ型層を設けて各々をＰＮ接合としてその各々Ｎ型領域間に抵抗体を設けて、Ｎ型領域と抵抗体とを配線で繋いだものが提案されている（例えば、下記特許文献１参照）。図３Ａ，Ｂは従来の半導体保護装置を示すものである。図３Ａは斜視図、図３Ｂは図３ＡのIII−III線に沿った断面図である。図３Ａ，Ｂに於いて、１０６は半導体チップ、１０７、１０８、１０９、１１０はメタル電極、１０７ａ、１０８ａ、１０９ａ、１１０ａはメタル電極の一部である配線、１１５、１１６は抵抗体、１１７は絶縁層、１１８、１１９はＮ型層、１２０はＰ型半導体基板を各々示している。図３Ａに於いて、半導体チップ１０６の表面にはポリシリコンから成る抵抗体１１５、１１６とアルミ蒸着によるメタル電極１０７、１０８、１０９、１１０と抵抗体１１５、１１６の一端に繋がれた配線１０７ａ、１０８ａ、１０９ａ、１１０ａが設置されており、抵抗体１１５の両端にはメタル電極１０７、１０８が、抵抗体１１６の両端にはメタル電極１０９、１１０が各々繋がれた状態と成っている。図３Ａは同様の構造が二構造設けられたものである。

以下、断面図３Ｂを中心に説明する。Ｐ型半導体基板１２０の片面二箇所に、拡散法やイオン注入法等によりＮ型層１１８、１１９を表面層に設けて、その表面のＮ型領域内周辺とＰ型領域全面に、酸化皮膜による絶縁層１１７を設ける。さらに、その絶縁層１１７表面上にポリシリコンからなる抵抗体１１６を設置して、アルミ蒸着によるメタル電極１０９、１１０と配線１０９ａ、１１０ａにより、Ｎ型領域の表面と抵抗体１１６の一端とを配線して繋いだものである。又、メタル電極１０９とメタル電極１１０の一方側が入力端子に相当し、他方が出力端子に相当する。そして、Ｐ型半導体基板１２０の裏面はグランド端子に相当する。係る構成によれば、Ｐ型半導体基板１２０を共通のアノードとして各々Ｎ型層１１８、１１９をカソードとする二つのツェナーダイオードを形成することになると共に両Ｎ型層１１８、１１９即ち両カソード間に抵抗体１１６をメタル電極１０９、１１０と配線１０９ａ、１１０ａで繋いでいる。これによれば、サージに対しては各ツェナーダイオードがツェナー降伏してサージをグランドへ逃がし又、各ツェナーダイオードのＰＮ接合容量とカソードであるメタル電極１０９、１１０間に繋がれた抵抗体１１６とによりパイ型ローパスフィルタを構成していた。
特開２００１−２４１６０号公報

しかし、前記従来の構成では、サージに対する効果は有るが、高周波時に於けるローパスフィルタの特性が劣っていた。各ツェナーダイオードのアノード側であるＰ型半導体基板１２０の裏面はグランドに繋がれる。これにより各々ツェナーダイオードのアノード側はＰ型半導体基板１２０内部を共通の接続路とすることにより、各々入出力端子であるメタル電極１０７、１０８、１０９、１１０からグランドであるＰ型半導体基板１２０の裏面までの間に共通のインピーダンス成分が存在する。一つのメタル電極、即ち入力端子に信号が入力されたことを考えると、Ｐ型半導体基板１２０が有する共通のインピーダンスの存在により入力端子とグランドとの間に信号により変動する電位差を生じることになり、この電位差が信号成分となってＰ型半導体基板１２０を介して他のＮ型層に伝えられて、それに繋がる他の入出力端子即ち他のメタル電極に漏出することとなる。この現象は特に高周波時に顕著に現れ、信号成分がフィルタを通過することによるフィルタ特性の悪化及び、他チャンネルへ信号成分が漏出することによるクロストークが発生する等という課題を有していた。

本発明は、前記従来の課題を解決するもので、前記共通インピーダンス成分を削減し、ローパスフィルタの特性及びチャンネル間のクロストークを改善した半導体保護装置を提供する。

本発明の半導体保護装置は、前記ツェナーダイオードは、第一導電型半導体基板表面に形成された第二導電型層と、前記第二導電型層とは異なる領域の前記第一導電型半導体基板表面に形成され、前記第一導電型半導体基板よりも抵抗値の小さい第一導電型層と、前記第二導電型層の領域の前記半導体基板表面上に設けられたカソード電極と、前記第一導電型層の領域の前記半導体基板表面上に設けられたアノード電極とを有し、前記第一導電型層は、前記第二導電型層と、隣接する他のツェナーダイオードの第二導電型層との中間部に形成され、前記カソード電極は前記受動素子に接続され、前記アノード電極はそれぞれ接地されていることを特徴とする。

本発明の半導体保護装置は、半導体保護装置のフィルタ特性及びチャンネル間クロストークを改善することができる。

以下本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
以下の実施形態において、請求項の語句は下記の部材に相当する。
（１）複数のツェナーダイオード：Ｐ型半導体基板３５とＮ型層３６，３７
（２）受動素子：ポリシリコンから成る抵抗体３３，３４
（３）第一導電型半導体基板：Ｐ型半導体基板３５
（４）第二導電型層：Ｎ型層３６，３７
（５）カソード電極：メタル電極１７，１８と１９，２０
（６）アノード電極：メタル電極２５，２６，２７，２８
図１Ａ−Ｂは、本発明の実施の形態１における半導体保護装置を示すものである。図１Ａは斜視図、Ｂは図１ＡのＩ−Ｉ線に沿った断面図である。図１Ａ−Ｂに於いて、１６は半導体チップ、１７、１８、１９、２０、２５、２６、２７、２８はメタル電極、１７ａ、１８ａ、１９ａ、２０ａはメタル電極１７、１８、１９、２０の一部である配線、３３、３４は抵抗体、３５はＰ型半導体基板、３６、３７はＮ型層、３８はＰ⁺層、３９は絶縁層を各々示している。図１Ａに於いては、半導体チップ１６の表面にはポリシリコンから成る抵抗体３３、３４とアルミ蒸着によるメタル電極１７、１８、１９、２０と抵抗体３３、３４の一端に繋がれた配線１７ａ、１８ａ、１９ａ、２０ａが設置されており、抵抗体３４の両端にはメタル電極１７、１８が、抵抗体３３の両端にはメタル電極１９、２０が各々繋がれた状態と成っている。又、メタル電極１７、１８との中間部にはメタル電極２５が、メタル電極１８、２０との中間部にはメタル電極２８が、メタル電極２０、１９との中間部にはメタル電極２７が、メタル電極１９、１７との中間部にはメタル電極２６が各々単独で設置されている。斜視図１Ａは同様の構造が二構造設けられている。

以下、断面図１Ｂを中心に説明する。Ｐ型半導体基板３５の片面二箇所に従来より行われる拡散法やイオン注入法等によりＮ型層３６、３７を表面層に設け、同じくＰ型半導体基板のＮ型層３６、３７と同じ面のＮ型層３６、３７との中間部にボロンを用いた拡散法やイオン注入法により、Ｐ型半導体基板３５よりも抵抗値の小さい層であるＰ⁺層３８を表面層に設けて、その表面のＮ型領域内周辺とＰ⁺領域内周辺とＰ型領域全面に酸化皮膜による絶縁層３９を設ける。さらに、その絶縁層３９表面上にポリシリコンから成る抵抗体３３を設置して、アルミ蒸着によるメタル電極１９、２０と配線１９ａ、２０ａにより、Ｎ型領域の表面と抵抗体３３の一端を繋ぎ、同様にＰ⁺領域の表面にもメタル電極２７を設けたものである。又、メタル電極１９とメタル電極２０の一方側が入力端子に相当し、他方が出力端子に相当する。そして、Ｐ型半導体基板３５の裏面はグランド端子に相当し、Ｐ⁺層３８上に設けられたメタル電極２７もグランド端子に相当する。

本実施形態の構成によれば、Ｐ型半導体基板３５を共通のアノードとして各々Ｎ型層３６、３７をカソードとする二つのツェナーダイオードを形成すると共に、両Ｎ型層３６、３７即ち両カソード間に抵抗体３３をメタル電極１９、２０と配線１９ａ、２０ａで繋いでいる。これによれば、サージに対しては各ツェナーダイオードがツェナー降伏してサージをグランドへ逃がし、かつ各ツェナーダイオードのＰＮ接合容量とカソードであるメタル電極１９、２０間に繋がれた抵抗体３３とによりパイ型ローパスフィルタを形成する。

さらに、各Ｎ型層３６、３７の中間部表面層にＰ型半導体基板３５よりも抵抗値の小さい層であるＰ⁺層３８を設けてその上に設けられたメタル電極２７をグランドに繋げられることによりＰ型半導体基板３５のＮ型層３６、３７側の表面層をグランドの電位に近づけることになり、Ｐ型半導体基板３５の有する共通インピーダンスを小さくすることになる。このことにより、信号がメタル電極即ち入力端子より入力された時に入力端子とグランド間に従来生じていた信号により変動する電位差が小さくなり、Ｐ型半導体基板３５を介して他のＮ型層に伝えられる信号成分も小さくなって、他のメタル電極に漏出する信号成分を減らせることになり、フィルタ特性の改善とクロストークを改善できる。

（実施の形態２）
図２Ａ、Ｂは、本発明の実施の形態２に於ける半導体保護装置を示すものである。図２Ａは斜視図、Ｂは図１ＡのＩＩ−ＩＩ線に沿った断面図である。図２に於いて、５７は半導体チップ、５８、５９、６０、６１、６６、６７、６８、６９、７４はメタル電極、５８ａ、５９ａ、６０ａ、６１ａはメタル電極５８、５９、６０、６１の一部である配線、７６、７７は抵抗体、７８はＮ型半導体基板、７９、８０はＰ型層、８１、８２はＮ型層、８４は絶縁層を各々示している。

図２Ａに於いては、半導体チップ５７の表面にはポリシリコンから成る抵抗体７６、７７とアルミ蒸着によるメタル電極５８、５９、６０、６１と抵抗体７６、７７の一端に繋がれた配線５８ａ、５９ａ、６０ａ、６１ａが設置されており、抵抗体７６の両端にはメタル電極５８、５９が、抵抗体７７の両端にはメタル電極６０、６１が各々繋がれた状態と成っている。又、メタル電極５８、５９との中間部にはメタル電極６６が、メタル電極５９、６１との中間部にはメタル電極６９が、メタル電極６１、６０との中間部にはメタル電極６８、７４が、メタル電極６０、５８との中間部にはメタル電極６７が各々単独で設置されている。斜視図２Ａは同様の構造が二構造設けられている。

以下断面図２Ｂを中心に説明する。Ｎ型半導体基板７８の片面二箇所に従来より行われる拡散法やイオン注入法等によりＰ型層７９、８０を表面層に設け、そのＰ型層７９、８０の各々一部分にＰ型層７９、８０よりも浅いＮ型層８１、８２を同じく拡散法やイオン注入法にて表面層に設ける。そして、Ｎ型層８１、８２の表面であるＮ型領域の内側にアルミ蒸着によるメタル電極６０、６１が設けられている。又、Ｐ型層７９、８０の表面であるＰ型領域の内側にもアルミ蒸着によるメタル電極６８、６９が設けられ、さらにＮ型半導体基板の他のメタル電極と同じ側の表面であるＮ型領域の一部分にもアルミ蒸着によるメタル電極７４が設けられている。又、各々メタル電極６０、６１、６８、６９、７４以外の表面は酸化皮膜による絶縁層８４が設けられている。さらに、その絶縁層８４表面上にポリシリコンから成る抵抗体７７を設置してメタル電極６０、６１の一部である配線６０ａ、６１ａによりＮ型領域８１、８２と抵抗体７７の一端を繋いでいる。

メタル電極６０とメタル電極６１の一方側が入力端子に相当し、他方が出力端子に相当する。そして、Ｐ層７９、８０の上に設けられたメタル電極６８、６９はグランド端子に相当する。又、Ｎ型領域であるメタル電極７４はグランドであるメタル電極６８、６９に対して正電位を印加される電極である。係る構成によれば、Ｐ型層７９とＮ型層８１、Ｐ型層８０とＮ型層８２が各々独立したツェナーダイオードを形成しており、各々Ｐ型層７９、８０即ちメタル電極６８、６９がアノードに相当して又、グランドに繋げられる。各々Ｎ型層８１、８２の上に設けられたメタル電極６０、６１がカソードに相当して入出力端子であると共に抵抗体７７の両端に配線６０ａ、６１ａを介して繋がっている。これによれば、サージに対しては各々ツェナーダイオードがツェナー降伏してサージをグランドへ逃がし又、各ツェナーダイオードのＰＮ接合容量とカソードであるメタル電極６０、６１間に繋がれた抵抗体７７とによりパイ型ローパスフィルターを形成する。

さらに、Ｎ型領域であるメタル電極７４に正電位を印加することにより、Ｎ型半導体基板７８とツェナーダイオードのアノードであるＰ型層７９、８０に対して逆バイアスを掛けることとなり、Ｎ型層７８と各々Ｐ型層７９、８０との界面からその近傍のＮ型層７８と各々Ｐ型層７９、８０にかけて空乏層が現れる。

この空乏層によって、各々ツェナーダイオードのアノードであるＰ型層７９、８０はお互いに電気的に絶縁状態となる。このことにより、信号がメタル電極即ち入力端子より入力された時に入力端子とグランド間に信号により変動する電位差が発生してもその信号成分がＮ型半導体基板７８を介して他のＰ層に伝えられることが無くなり他のメタル電極に漏出する信号成分も無くなることと成り、顕著なフィルタ特性の改善とクロストーク対策ができる。

尚、本実施の形態に於いてメタル電極７４は、逆バイアス印加用のメタル電極であるが、これを用いずにＮ型半導体基板７８の裏面に逆バイアスを印加しても良い。

以上のとおり、本実施形態によれば、複数のツェナーダイオード（７９と８１，８０と８２）と受動素子（７７）が形成された半導体保護装置（５７）であって、前記ツェナーダイオードは、第一導電型層（７９と８０）表面に第二導電型層（８１，８２）が形成され、前記複数のツェナーダイオードは、個々にカソード電極（６０，６１）及びアノード電極（６８，６９）を有し、前記カソード電極及び前記アノード電極が前記半導体基板表面に設けられ、前記カソード電極は前記受動素子（７７）に接続され、前記アノード電極（６８，６９）はそれぞれ接地されている。又、第二導電型領域であるメタル電極（７４）と前記アノード電極（６８，６９）間に逆バイアスを印加することにより、複数のツェナーダイオード（７９と８１，８０と８２）同士の間に現れる空乏層によって各ダイオード間が絶縁され、各ツェナーダイオードのアノード側が従来の様に半導体チップ内部を接続路として共用すること無く、それぞれ独立にグランドに接続して共通インピーダンス成分を軽減し、これにより、フィルタ特性及びチャンネル間のクロストークを改善できる。

本発明の構成は、フィルタリング機能とサージ吸収機能を有する多チャンネル半導体保護装置として有用であり、特に携帯機器に適している。

Ａは本発明の実施の形態１における半導体保護装置の斜視図、ＢはＡのＩ−Ｉ線に沿った断面図。Ａは本発明の実施の形態２における半導体保護装置の斜視図、ＢはＡのＩＩ−ＩＩ線に沿った断面図。Ａは従来構造の半導体保護装置の斜視図、ＢはＡのIII−III線に沿った断面図。

符号の説明

16,57,106 半導体チップ
17,18,19,20,25,26,27,28,58,59,60,61,66,67,68,69,74,107,108,109,110 メタル電極
17a,18a,19a,20a,58a,59a,60a,61a,107a,108a,109a,110a 配線
33,34,76,77,115,116 抵抗体
35,120 Ｐ型半導体基板
78 Ｎ型半導体基板
36,37,81,82,118,119 Ｎ型層
79,80 Ｐ型層
38 Ｐ⁺層
39,84,117 絶縁層

Claims

複数のツェナーダイオードと受動素子が形成された半導体保護装置であって、
前記ツェナーダイオードは、
第一導電型半導体基板表面に形成された第二導電型層と、
前記第二導電型層とは異なる領域の前記第一導電型半導体基板表面に形成され、前記第一導電型半導体基板よりも抵抗値の小さい第一導電型層と、
前記第二導電型層の領域の前記半導体基板表面上に設けられたカソード電極と、
前記第一導電型層の領域の前記半導体基板表面上に設けられたアノード電極とを有し、
前記第一導電型層は、前記第二導電型層と、隣接する他のツェナーダイオードの第二導電型層との中間部に形成され、
前記カソード電極は前記受動素子に接続され、
前記アノード電極はそれぞれ接地されていることを特徴とする半導体保護装置。