JP5057754B2

JP5057754B2 - 半導体装置

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Publication number: JP5057754B2
Application number: JP2006318438A
Authority: JP
Inventors: 智樹井上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-11-28
Filing date: 2006-11-27
Publication date: 2012-10-24
Anticipated expiration: 2026-11-27
Also published as: JP2007173793A

Description

本発明は、ＥＳＤ(Electrostatic Discharge) 保護素子に関するものである。

従来、信号線とグランド電極間にＥＳＤ保護ダイオードを並列に挿入し、ダイオードのカソード間に抵抗を挿入することによって、高周波信号をフィルタリングするＥＭＩフィルタ内蔵のＥＳＤ保護ダイオードが形成されている。しかしながら、従来の低周波信号をフィルタリングするハイパスフィルタを１チップに構成することは出来ていない。従来は、プリント基板などの実装基板にダイオードと抵抗の各電子部品をそれぞれ搭載させてこのようなハイパスフィルタを構成していた。

従来技術として特許文献１には、２つの入力端子と２つの出力端子の間に接続され、出力端子は保護回路に入力接続されたサージ保護構造において、第１入力端子はインピーダンス（ポリシリコンと接合容量を形成する）を介して第１出力端子に接続され、第２入力端子は第２出力端子に接続され、入力端子は第１ツェナーダイオードにより相互接続され、出力端子は第１ツェナーダイオードと同一極性の第２ツェナーダイオードにより相互接続されることが記載されている。また、特許文献２には、入力端子から入力バッファを介する内部ロジック回路への任意の信号伝達経路途中にＰ^＋型多結晶Ｓｉ部材が配線接続され、Ｐ^＋型領域からＮ⁻型領域、Ｐ⁻型領域、Ｎ^＋型領域が横方向に並びＮ^＋型領域は基準電位（ＧＮＤ）に繋がるＮ^＋型の多結晶Ｓｉ部材に接続されパンチスルーでトリガするサイリスタを構成する保護素子が記載されている。
特開平１１−１６８１７５号公報特開２００２−９４０１２号公報

本発明は、寄生インダクタンスの影響によるフィルタ特性劣化を防止することができるＥＳＤ保護素子を提供する。

本発明の一態様によれば、第１導電型半導体基板と、前記半導体基板の第１主表面に形成された信号入力電極と、前記半導体基板の第２主表面の表面領域に形成された第２導電型ベース領域と、前記第１導電型半導体基板の前記第２導電型ベース領域の表面領域に選択的に形成された第１導電型拡散領域と、前記第１導電型半導体基板の第２主表面上に形成され、前記第１導電型拡散領域に電気的に接続された抵抗層と、前記第１導電型拡散領域に電気的に接続された信号出力電極と、前記抵抗層に電気的に接続された接地電極と、を備えたことを特徴とするＥＳＤ保護素子が提供される。

また、本発明の他の一態様によれば、半導体基板と、前記半導体基板の第１主表面に形成された接地電極と、前記半導体基板の第２主表面の表面領域に選択的に形成された第２導電型の第１の拡散領域と、前記第２導電型の第１の拡散領域の表面領域に選択的に形成された第１導電型の第２の拡散領域と、前記第２導電型の第１の拡散領域の表面領域に選択的に形成された第１導電型の第３の拡散領域と、前記第２の拡散領域に接続された信号入力電極と、前記第３の拡散領域に接続された信号出力電極と、前記信号出力電極に接続され、前記半導体基板の第２主表面の表面領域に選択的に形成され、前記半導体基板の前記第１主表面と同一の導電型を有する第４の拡散領域と、を備えたことを特徴とするＥＳＤ保護素子が提供される。

本発明によれば、寄生インダクタンスの影響によるフィルタ特性劣化を防止することができるＥＳＤ保護素子を提供することができる。

以下、実施例を参照して発明の実施の形態を説明する。なお、各図において、同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１及び図２を参照して実施例１を説明する。
図１は、この実施例に係るＥＳＤ保護素子の等価回路図、図２は、この実施例に係るＥＳＤ保護素子の要部断面図である。図１に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間にＥＳＤ保護素子を構成するダイオード（双方向ツェナーダイオード）５０と抵抗６が接続されている。抵抗６の一端はダイオード５０の一端に接続され、他端は接地（ＧＮＤ）されている。

図２に示すように、シリコン半導体基板１０は、Ｎ^＋型高濃度層１と高濃度層１上に形成されたＰ型シリコンエピタキシャル層２から構成されている。高濃度層１の不純物濃度は、１×１０¹⁹／ｃｍ³ 以上であり、Ｐ型シリコンエピタキシャル層２の不純物濃度は１×１０¹⁵〜１×１０¹⁷／ｃｍ³ 程度である。半導体基板１０の第１主表面（高濃度基板側）には信号入力電極９が形成されている。半導体基板１０の第２主表面（シリコンエピタキシャル層側）の表面領域には素子領域を区画するＮ^＋高濃度不純物拡散領域が形成され、この不純物拡散領域が素子分離領域４を構成している。素子分離領域４の不純物濃度は、高濃度層１と同程度である。半導体基板１０の第２主表面（シリコンエピタキシャル層側）のＰ型シリコンエピタキシャル層２内にＮ^＋高濃度不純物拡散領域３が形成されている。
そして、半導体基板１０の第２主表面（シリコンエピタキシャル層側）は、Ｎ^＋高濃度不純物拡散領域３の中央部分を除いて、シリコン酸化膜などの層間絶縁膜５により被覆されている。

層間絶縁膜５の上には一端がＮ^＋高濃度不純物拡散領域３の露出する表面に接続され、他端が層間絶縁膜５上に延在しているポリシリコン膜からなる抵抗層６が形成されている。抵抗層６としては、ポリシリコン膜の代わりに、タングステンシリサイドなどの金属シリサイド膜を用いることもできる。抵抗層６のＮ^＋高濃度不純物拡散領域３に接する一端の上には信号出力電極７が形成されている。また、抵抗層６の他端にはグランド（ＧＮＤ）に繋がる接地電極８が形成されている。ここで、ＥＳＤ保護ダイオード５０は、半導体基板１０において、信号入力電極９がアノード電極、Ｎ^＋高濃度層１がアノード領域、Ｐ型シリコンエピタキシャル層２がベース領域、Ｎ^＋高濃度不純物拡散領域３がカソード領域及び信号出力電極７がカソード電極を構成している。そして、ポリシリコン膜が抵抗層６を構成し、これらが、図１に示す回路を構成している。

ＶＩＮ端子（アノード端子）又はＶＯＵＴ端子（カソード端子）にＥＳＤパルスが印加されるとＥＳＤ保護ダイオード５０のＰＮ接合が降伏を起こして抵抗層（ポリシリコン膜）６を通して電荷をグランドに逃がす。またＶＩＮ端子に信号が入力されると、ＥＳＤ保護ダイオード５０の接合容量と抵抗層６とから構成されたＣＲフィルタが動作して、低周波信号を減衰させ、ハイパスフィルタとして働く。このように図２のような構成を取ることによって、１チップ上にハイパスフィルタを構成することができる。

１チップにハイパスフィルタが形成されているので寄生インダクタンスの影響によるフィルタ特性劣化を防止することができる。１チップ化することで設置面積を小さくすることができ、また素子間をつなぐためのワイヤ等による寄生インダクタンスが無くなるのでフィルタ特性が向上する。

次に、図３を参照して実施例２を説明する。
図３は、この実施例に係るＥＳＤ保護素子の断面図である。図３に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間にＥＳＤ保護素子を構成するダイオード（双方向ツェナーダイオード）６０と信号出力電極２９が接続されている。信号出力電極２９の一端はダイオード６０の一端に接続され、他端はＮ^＋高濃度不純物拡散領域２６に接続されている。シリコン半導体基板２０は、Ｎ^＋型高濃度層２２とこの高濃度層２２上に形成されたＮ⁻シリコンエピタキシャル層２１から構成されている。高濃度層２２の不純物濃度は、１×１０¹⁹／ｃｍ³以上であり、Ｎ⁻シリコンエピタキシャル層２１の不純物濃度は１×１０¹⁴／ｃｍ³ 程度以下である。半導体基板１０の第２主表面（シリコンエピタキシャル層側）には信号入力電極２８及び信号出力電極２９が形成されている。半導体基板２０の第２主表面（シリコンエピタキシャル層側）の表面領域にはＰ型不純物拡散領域２３が形成され、またこのＰ型不純物拡散領域２３内に表面に露出してＮ^＋高濃度不純物拡散領域２４、２５が形成され、更に前記第２主表面（シリコンエピタキシャル層側）の表面領域にはＮ^＋高濃度不純物拡散領域２６がＰ型不純物拡散領域２３とは離隔して形成されている。

Ｎ^＋高濃度不純物拡散領域２４、２５、２６は、不純物濃度がＮ^＋高濃度層２２と同程度である。
半導体基板２０の第２主表面（シリコンエピタキシャル層側）には、Ｎ^＋高濃度不純物拡散領域２４、２５、２６の中央部分を除いて、シリコン酸化膜などの層間絶縁膜２７により被覆されている。層間絶縁膜２７の上には一端側がＮ^＋高濃度不純物拡散領域２５の露出する表面に接続され、他端側がＮ^＋高濃度不純物拡散領域２６の露出する表面に接続され、且つ層間絶縁膜２７上に信号出力電極２９が形成されている。さらに信号出力電極２９には信号出力端子（ＶＯＵＴ）が接続されている。また、半導体基板２０の第１主表面（高濃度層側）にはグランド（ＧＮＤ）に繋がる接地電極２９ｂが形成されている。

ここで、ＥＳＤ保護ダイオード６０は、半導体基板２０において、信号入力電極２８がアノード電極、Ｎ^＋高濃度不純物拡散領域２４がアノード領域、Ｐ型不純物拡散領域２３がベース領域及びＮ^＋高濃度不純物拡散領域２５がカソード領域及び信号出力電極２９がカソード電極を構成している。そして、信号出力電極２９は、Ｎ^＋高濃度不純物拡散領域２６、Ｎ⁻シリコンエピタキシャル層２１及びＮ^＋型高濃度層２２から構成される抵抗（図１の抵抗６に対応する）を介して接地電極２９ｂにより接地されている。

ＶＩＮ端子（アノード端子）又はＶＯＵＴ端子（カソード端子）にＥＳＤパルスが印加されるとＥＳＤ保護ダイオード６０のＰＮ接合が降伏を起こして信号出力電極２９およびＮ^＋高濃度不純物拡散領域２６、Ｎ⁻シリコンエピタキシャル層２１、Ｎ^＋型高濃度層２２を通して電荷をグランドに逃がす。

またＶＩＮ端子に信号が入力されると、ＥＳＤ保護ダイオード６０の接合容量とＮ⁻シリコンエピタキシャル層２１とから構成されたＣＲフィルタが動作して、低周波信号を減衰させ、ハイパスフィルタとして働く。このように構成することによって、１チップ上にハイパスフィルタを構成することができる。１チップにハイパスフィルタが形成されているので寄生インダクタンスの影響によるフィルタ特性劣化を防止することができる。１チップ化することで設置面積を小さくすることができ、また素子間をつなぐためのワイヤ等による寄生インダクタンスが無くなるのでフィルタ特性が向上する。

この実施例では、半導体基板２０を接地している。半導体チップをパッケージにアセンブリする際には、金属フレーム上に半導体チップを共晶あるいは導電性ペーストにより接合させるために、実施例１よりも接地電極の寄生インダクタンスが小さくなる。実施例１では接地電極から配線により接地がなされているので寄生インダクタンスが大きくなる。この実施例では、このような構成によりフィルタ特性を向上させることができる。また、ＥＳＤ保護ダイオード６０はＰ型不純物拡散領域２３とＮ⁻シリコンエピタキシャル層２１とのＰＮ接合に形成される空乏層により分離されているが、空乏層容量が大きくなると、信号が接地電極２９ｂに逃げるために信号が減衰してしまうという欠点が生じる。これを防止するために空乏層容量を減らす必要があり、そのためにＮ⁻シリコンエピタキシャル層２１の抵抗を高比抵抗にする必要がある。Ｎ⁻シリコンエピタキシャル層２１の比抵抗としては１０Ωｃｍ以上が必要であり、１００Ωｃｍ以上となることが望ましい。また、信号出力電極と接地電極間の抵抗値は、Ｎ^＋高濃度不純物拡散領域２６の面積を調整することにより制御することが可能である。

次に、図４を参照して実施例３を説明する。
図４は、この実施例に係るＥＳＤ保護素子の断面図である。図４に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間にＥＳＤ保護素子を構成するダイオード（双方向ツェナーダイオード）７０と信号出力電極３９が接続されている。出力信号信号出力電極３９の一端はダイオード７０の一端に接続され、他端はＮ^＋高濃度不純物拡散領域３６に接続されている。

シリコン半導体基板３０は、Ｎ^＋型高濃度層３２と、この高濃度層３２上に形成されたＮ⁻シリコンエピタキシャル層３１と、このＮ⁻シリコンエピタキシャル層３１上に形成されたＰ型シリコンエピタキシャル層４１とから構成されている。高濃度層３２の不純物濃度は、１×１０¹⁹／ｃｍ³ 以上であり、Ｎ⁻シリコンエピタキシャル層３１の不純物濃度は１×１０¹⁴／ｃｍ³ 程度以下である。半導体基板３０の第２主表面（シリコンエピタキシャル層側）には信号入力電極３８及び信号出力電極３９が形成されている。なお、Ｐ型シリコンエピタキシャル層３１は半導体基板の第２主表面（シリコンエピタキシャル層側）側からの拡散により形成してもよい。

半導体基板３０の第２主表面（シリコンエピタキシャル層側）の表面領域にはＰ⁻シリコンエピタキシャル層４１内にＮ型不純物拡散領域３３が形成され、またこのＮ型不純物拡散領域３３内に表面に露出してＰ^＋高濃度不純物拡散領域３４、３５が形成され、更に前記第２主表面（シリコンエピタキシャル層側）の表面領域にはＮ^＋高濃度不純物拡散領域３６が形成されている。Ｎ^＋高濃度不純物拡散領域３６は、不純物濃度がＮ^＋高濃度層３２と同程度である。半導体基板３０の第２主表面（シリコンエピタキシャル層側）には、Ｐ^＋高濃度不純物拡散領域３４、３５及びＮ^＋高濃度不純物拡散領域３６の中央部分を除いて、シリコン酸化膜などの層間絶縁膜３７により被覆されている。層間絶縁膜３７の上には一端側がＰ^＋高濃度不純物拡散領域３５の露出する表面に接続され、他端側がＮ^＋高濃度不純物拡散領域３６の露出する表面に接続され、且つ層間絶縁膜３７上に信号出力電極３９が形成されている。さらに信号出力電極３９には信号出力端子（ＶＯＵＴ）が接続されている。また、半導体基板３０の第１主表面（高濃度層側）にはグランド（ＧＮＤ）に繋がる接地電極３９ｂが形成されている。

ここで、ＥＳＤ保護ダイオード７０は、半導体基板３０において、信号入力電極３８がアノード電極、Ｐ^＋高濃度不純物拡散領域３４がアノード領域、Ｎ型不純物拡散領域３３がベース領域及びＰ^＋高濃度不純物拡散領域３５がカソード領域及び信号出力電極３９ａがカソード電極を構成している。そして、信号出力電極３９は、Ｎ^＋高濃度不純物拡散領域３６、Ｎ⁻シリコンエピタキシャル層３１及びＮ^＋型高濃度層３２から構成される抵抗（図１の抵抗６に対応する）を介して接地電極３９ｂにより接地されている。

ＶＩＮ端子（アノード端子）又はＶＯＵＴ端子（カソード端子）にＥＳＤパルスが印加されるとＥＳＤ保護ダイオード７０のＰＮ接合が降伏を起こして、信号出力電極３９およびＮ^＋高濃度不純物拡散領域３６、Ｎ⁻シリコンエピタキシャル層３１、Ｎ^＋型高濃度層３２を通して電荷をグランドに逃がす。またＶＩＮ端子に信号が入力されると、ＥＳＤ保護ダイオード７０の接合容量とＮ⁻シリコンエピタキシャル層３１とから構成されたＣＲフィルタが動作して、低周波信号を減衰させ、ハイパスフィルタとして働く。

このように構成することによって、１チップ上にハイパスフィルタを構成することができる。１チップにハイパスフィルタが形成されているので寄生インダクタンスの影響によるフィルタ特性劣化を防止することができる。１チップ化することで設置面積を小さくすることができ、また素子間をつなぐためのワイヤ等による寄生インダクタンスが無くなるのでフィルタ特性が向上する。

この実施例では、半導体基板３０を接地している。半導体チップをパッケージにアセンブリする際には、金属フレーム上に半導体チップを共晶あるいは導電性ペーストにより接合させるために、実施例１よりも接地電極の寄生インダクタンスが小さくなる。実施例１では接地電極から配線により接地がなされているので寄生インダクタンスが大きくなる。この実施例では、このような構成によりフィルタ特性を向上させることができる。

また、信号出力電極３９と接地電極３９ｂ間の抵抗（図１の抵抗６に対応する）の抵抗値は、Ｎ^＋高濃度不純物拡散領域３６の面積を調整することにより制御することが可能である。
この実施例では、実施例２とは異なりＮ⁻シリコンエピタキシャル層３１とＥＳＤ保護ダイオード７０間にＰ型シリコンエピタキシャル層４１を挿入している。このように構成することによって、Ｎ型不純物拡散領域３３と接地電極３９ｂとの間の容量は、Ｎ型不純物拡散領域３３とＰ型エピタキシャル層４１との間の接合容量及びＰ型エピタキシャル層４１とＮ⁻エピタキシャル層３１との間の容量が直列に挿入されているので、ＥＳＤ保護ダイオード７０と接地電極３９ｂとの間の容量が小さくなり、信号減衰を防止することができる。

次に、図５を参照して実施例４を説明する。
図５は、この実施例に係るＥＳＤ保護素子の断面図である。図に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間にＥＳＤ保護素子を構成するダイオード（双方向ツェナーダイオード）８０と信号出力電極４９が接続されている。信号出力電極４９の一端はダイオード８０の一端に接続され、他端はＮ^＋高濃度不純物拡散領域４６に接続されている。

シリコン半導体基板４０は、Ｎ^＋型高濃度層４２と、この高濃度層４２上に形成されたＰ型シリコンエピタキシャル層４１とから構成されている。高濃度層４２の不純物濃度は、１×１０¹⁹／ｃｍ³ 以上であり、Ｐ型シリコンエピタキシャル層４１の不純物濃度は１×１０¹⁸〜１×１０¹⁹／ｃｍ³ 程度以下である。半導体基板４０の第２主表面（シリコンエピタキシャル層側）には信号入力電極４８及び信号出力電極５０が形成されている。半導体基板４０の第２主表面（シリコンエピタキシャル層側）の表面領域にはＰ型シリコンエピタキシャル層４１内にＮ型不純物拡散領域４３が形成され、また、このＮ型不純物拡散領域４３内に表面に露出してＰ^＋高濃度不純物拡散領域４４、４５が形成され、更に前記第２主表面（シリコンエピタキシャル層側）の表面領域にはＮ^＋高濃度不純物拡散領域４６が形成されている。なお、Ｐ型シリコンエピタキシャル層４１は半導体基板４０の第２主表面（シリコンエピタキシャル層側）側からの拡散により形成してもよい。

Ｎ^＋高濃度不純物拡散領域４６は、不純物濃度がＮ^＋高濃度層４２と同程度である。半導体基板４０の第２主表面（シリコンエピタキシャル層側）には、Ｐ^＋高濃度不純物拡散領域４４、４５及びＮ^＋高濃度不純物拡散領域４６の中央部分を除いて、シリコン酸化膜などの層間絶縁膜４７により被覆されている。層間絶縁膜４７の上には一端側がＰ^＋高濃度不純物拡散領域４５の露出する表面に接続され、他端側がＮ^＋高濃度不純物拡散領域４６の露出する表面に接続され、且つ層間絶縁膜４７上に信号出力電極４９が形成されている。さらに信号出力電極４９には信号出力端子（ＶＯＵＴ）が接続されている。また、半導体基板４０の第１主表面（高濃度層側）にはグランド（ＧＮＤ）に繋がる接地電極４９ｂが形成されている。

ここで、ＥＳＤ保護ダイオード８０は、半導体基板４０において、信号入力電極４８がアノード電極、Ｐ^＋高濃度不純物拡散領域４４がアノード領域、Ｎ型不純物拡散領域４３がベース領域及びＰ^＋高濃度不純物拡散領域４５がカソード領域及び信号出力電極５０がカソード電極を構成している。そして、信号出力電極４９は、Ｎ^＋高濃度不純物拡散領域４６及びＮ^＋型高濃度層４２から構成される抵抗を介して接地電極４９ｂにより接地されている。

ＶＩＮ端子（アノード端子）又はＶＯＵＴ端子（カソード端子）にＥＳＤパルスが印加されるとＥＳＤ保護ダイオード８０のＰＮ接合が降伏を起こして抵抗層４９およびＮ^＋高濃度不純物拡散領域４６、Ｎ^＋高濃度層４２を通して電荷をグランドに逃がす。またＶＩＮ端子に信号が入力されると、ＥＳＤ保護ダイオード８０の接合容量を含むＣＲフィルタが動作して、低周波信号を減衰させ、ハイパスフィルタとして働く。このように構成することによって、１チップ上にハイパスフィルタを構成することができる。１チップにハイパスフィルタが形成されているので寄生インダクタンスの影響によるフィルタ特性劣化を防止することができる。１チップ化することで設置面積を小さくすることができ、また素子間をつなぐためのワイヤ等による寄生インダクタンスが無くなるのでフィルタ特性が向上する。

この実施例では、半導体基板４０を接地している。半導体チップをパッケージにアセンブリする際には、金属フレーム上に半導体チップを共晶あるいは導電性ペーストにより接合させるために、実施例１よりも接地電極の寄生インダクタンスが小さくなる。実施例１では接地電極から配線により接地がなされているので寄生インダクタンスが大きくなる。この実施例では、このような構成によりフィルタ特性を向上させることができる。

この実施例では、図４と異なりＮ⁻エピタキシャル層を除いている。このように構成することによって、信号出力電極４９から接地電極４９ｂまでの間の抵抗（図１の抵抗６に対応する）を低抵抗に形成することができる。
この実施例では、実施例２とは異なりＮ^＋型高濃度層４２とＥＳＤ保護ダイオード８０間にＰ型シリコンエピタキシャル層４１を挿入している。このように構成することによって、Ｎ型不純物拡散領域４３と接地電極４９ｂとの間の容量は、Ｎ型不純物拡散領域４３とＰ型エピタキシャル層４１との間の接合容量及びＰ型エピタキシャル層４１とＮ^＋型高濃度層４２との間の容量が直列に挿入されているので、ＥＳＤ保護ダイオードと接地電極との間の容量が小さくなり、信号減衰を防止することができる。

図６を参照して実施例５を説明する。
図６は、この実施例にかかるＥＳＤ保護素子の等価回路図である。図６に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間に、ＥＳＤ保護素子を構成する双方向性の整流部としてダイオード（双方向ツェナーダイオード）１０１が接続されている。一方、信号出力（ＶＯＵＴ）と接地（ＧＮＤ）との間に、整流性素子としてのダイオード（双方向ツェナーダイオード）１０３と、抵抗１０２と、が並列に接続されている。

図６に表したＥＳＤ保護素子は、図１に表したＥＳＤ保護素子と異なり、抵抗１０２と並列にダイオード１０３が接続されているので、ＥＳＤパルスが印加された際にダイオード１０３が動作して電荷をＧＮＤに逃がすので、図１に表したＥＳＤ保護素子よりもＥＳＤ耐量が増大する。また、ＶＩＮ端子に信号が入力されると、ＥＳＤ保護ダイオード１０１の接合容量と抵抗１０２とで構成されたＣＲフィルタが動作して低周波信号を減衰させ、ハイパスフィルタとしてはたらく。なお、フィルタの特性を向上させるために、ダイオード１０３の接合容量は、ダイオード１０１の接合容量よりも小さいことが望ましい。

図７は、図６のＥＳＤ保護ダイオードの要部断面図である。
図７に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間に第1のＥＳＤ保護ダイオードを構成するダイオード（双方向ツェナーダイオード）２２０が接続され、信号出力（ＶＯＵＴ）と接地端子（ＧＮＤ）との間に抵抗層２０７と第2のＥＳＤ保護ダイオードを構成するダイオード（双方向ツェナーダイオード）２２１とが並列に接続されている。Ｎ型半導体基板２０１の主表面上には、信号入力電極２０８および信号出力電極２１０、接地電極２１４が形成されている。半導体基板２０１の主表面の表面領域にはＰ型不純物拡散層２０３と２１２が互いに離隔して形成され、また、Ｐ型不純物拡散層２０３内に表面に露出してＮ^＋高濃度不純物拡散領域２０４、２０５が形成され、Ｐ型不純物拡散層２１２内に表面に露出してＮ^＋高濃度不純物拡散領域２１１、２１３が形成されている。

Ｎ^＋高濃度不純物拡散領域２０４、２０５、２１１、２１３は、不純物濃度が１×１０¹⁹／ｃｍ³以上であり、Ｎ型半導体基板２０１の不純物濃度は１×１０¹⁵／ｃｍ³程度である。半導体基板２０１の主表面には、Ｎ^＋高濃度不純物拡散領域２０４、２０５、２１１、２１３の中央部分を除いて、シリコン酸化膜などの層間絶縁膜２０９により被覆されている。層間絶縁膜２０９の上には、一端側がＮ^＋高濃度不純物領域２１１の露出する表面に接続され、他端側がＮ^＋高濃度不純物領域２１３の露出する表面に接続され、かつ層間絶縁膜２０９上に形成されている抵抗層２０７が形成されている。抵抗層２０７は、ポリシリコンやタングステンシリサイドなどにより形成することができる。抵抗層２０７のＮ^＋高濃度不純物領域２１３に接する他端側の上には接地電極２１４が形成され、接地されている。また、一端側がＮ^＋高濃度不純物領域２０５の露出する表面に接続され、他端側が抵抗層２０７のＮ^＋高濃度不純物領域２１１に接する一端側の上に接続され、かつ層間絶縁膜２０９上に形成されている金属薄膜が信号出力電極２１０として形成されており、これに信号出力端子（ＶＯＵＴ）に接続されている。また、Ｎ^＋高濃度不純物領域２０４の露出する表面上に信号入力電極２０８が形成され、これに信号入力端子（ＶＩＮ）に接続されている。

ここで、ＥＳＤ保護ダイオード２２０は、半導体基板２０１において、信号入力電極２０８がアノード電極、Ｎ^＋高濃度不純物拡散領域２０４がアノード領域、Ｐ型不純物拡散領域２０３がベース領域、Ｎ^＋高濃度不純物領域２０５がカソード領域及び信号出力電極２１０がカソード電極を構成している。また、ＥＳＤ保護ダイオード２２１は、半導体基板２０１において、信号出力電極２１０がアノード電極、Ｎ^＋高濃度不純物拡散領域２１１がアノード領域、Ｐ型不純物拡散領域２１２がベース領域、Ｎ^＋高濃度不純物領域２１３がカソード領域及び接地電極２１４がカソード電極を構成している。そして、ポリシリコンなどからなる抵抗層（ポリシリコン膜）２０７は、一端が信号出力端子（ＶＯＵＴ）およびダイオード２２１のアノード領域に接続され、他端がダイオード２２１のカソード領域に接続され、かつ接地電極２１４を介して接地されている。

ＶＩＮ端子（ダイオード２２０のアノード端子）にＥＳＤパルスが印加されるとＥＳＤ保護ダイオード２２０およびＥＳＤ保護ダイオード２２１のＰＮ接合が降伏を起こして、ＥＳＤ保護ダイオード２２０、信号出力電極２１０、ＥＳＤ保護ダイオード２２１、接地電極２１４を通して電荷をＧＮＤに逃がす。また、ＶＩＮに信号が入力されると、ダイオード２２０の接合容量と抵抗層２０７とから構成されるＣＲフィルタが動作して、低周波信号を減衰させ、ハイパスフィルタとして働く。このように構成することによって、１チップ上にハイパスフィルタを構成することができる。１チップにハイパスフィルタが形成されているので、寄生インダクタンスの影響によるフィルタ特性劣化を防止することができる。１チップ化することで設置面積を小さくすることができ、また素子間をつなぐためのワイヤ等による寄生インダクタンスが無くなるのでフィルタ特性が向上する。なお、フィルタの特性を向上させるために、ダイオード２２１の接合容量はダイオード２２０の接合容量よりも小さいことが望ましい。そのためには、ダイオード２２１の面積はダイオード２２０の面積よりも小さく形成する必要がある。
図７において、ダイオード２２０とダイオード２２１は断面を共有するように形成されているが、図７のような構成に限ることなく、その他さまざまな配置をすることができる。

図８を参照して実施例６を説明する。
図８は、この実施例にかかるＥＳＤ保護素子の等価回路図である。図８のＥＳＤ保護素子が図６のＥＳＤ保護素子と異なる点は、信号出力端子（ＶＯＵＴ）とＧＮＤとの間に接続される整流性素子として、双方向ツェナーダイオードの代わりに双方向トリガーダイオード１１４を使用したことにある。このような構成においても図６のＥＳＤ保護素子と同様の動作、効果を発揮することができる。双方向トリガーダイオード１１４は双方向ツェナーダイオードよりも単位面積当たりの電流を流す能力が高く、また単位面積当たりの容量を小さくすることができるので、図６に表したＥＳＤ保護素子よりもフィルタ特性、ＥＳＤ耐量を向上させることができる。

図９は、図８のＥＳＤ保護素子の要部断面図である。図９に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間に第1のＥＳＤ保護ダイオードを構成するダイオード（双方向ツェナーダイオード）２２３接続されている。また、信号出力（ＶＯＵＴ）と接地端子（ＧＮＤ）との間には、抵抗層２０７と第2のＥＳＤ保護ダイオードを構成するダイオード（双方向トリガーダイオード）２２２が接続されている。Ｐ型半導体基板２５６の主表面上には信号入力電極２０８および信号出力電極２１０、接地電極２１４が形成されている。半導体基板２５６の主表面の表面領域にはＮ型不純物拡散層２５８と２５２が互いに離隔して形成され、また、Ｎ型不純物拡散層２５８内に表面に露出してＰ^＋高濃度不純物拡散領域２５７、２５９が、Ｎ型不純物拡散層２５２内に表面に露出してＰ型不純物拡散層２５１、２５３が、さらにＰ型不純物拡散層２５１内に表面に露出してＮ^＋高濃度不純物拡散領域２５４が、Ｐ型不純物拡散層２５３内に表面に露出してＮ^＋高濃度不純物拡散領域２５５が形成されている。

Ｐ^＋高濃度不純物拡散領域２５７、２５９は、不純物濃度が１×１０^１８／ｃｍ^３以上であり、Ｎ^＋高濃度不純物拡散領域２５１、２５２は、不純物濃度が１×１０^１９／ｃｍ^３以上である。Ｐ型半導体基板２５６の不純物濃度は１×１０¹⁵／ｃｍ³程度である。半導体基板２５６の主表面には、Ｐ^＋高濃度不純物拡散領域２５７、２５９の中央部分およびＰ不純物拡散層２５１、２５３の中央部分を除いて、シリコン酸化膜などの層間絶縁膜２０９により被覆されている。なお、Ｐ不純物拡散層２５１内に形成されたＮ^＋高濃度不純物拡散領域２５４、Ｐ不純物拡散層２５３内に形成されたＮ^＋高濃度不純物領域２５５の一部または全部は層間絶縁膜２０９に被覆されることなく露出している。層間絶縁膜２０９の上には、一端側がＰ型不純物拡散層２５１及びＮ^＋高濃度不純物領域２５４の露出する表面に接続され、他端側がＰ型不純物拡散層２５３及びＮ^＋高濃度不純物領域２５５の露出する表面に接続され、かつ層間絶縁膜２０９上に形成されているポリシリコンなどからなる抵抗層２０７が形成されている。抵抗層２０７にはタングステンシリサイドなどの金属シリサイド膜を用いることができる。抵抗膜２０７のＰ型不純物拡散層２５３及びＮ^＋高濃度不純物領域２５５に接する他端側の上には接地電極２１４が形成され、接地されている。また、一端側がＰ^＋高濃度不純物領域２５９の露出する表面に接続され、他端側が抵抗層２０７のＰ型不純物拡散層２５１及びＮ^＋高濃度不純物領域２５４に接する一端側の上に接続され、かつ層間絶縁膜２０９上に形成されている金属薄膜からなる信号出力電極２１０が形成されており、これに信号出力端子（ＶＯＵＴ）に接続されている。また、Ｐ^＋高濃度不純物領域２５７の露出する表面上に信号入力電極２０８が形成され、これに信号入力端子（ＶＩＮ）に接続されている。

ここで、ＥＳＤ保護ダイオード２２３は、半導体基板２５６において、信号入力電極２０８がアノード電極、Ｐ^＋高濃度不純物拡散領域２５７がアノード領域、Ｐ型不純物拡散領域２０３がベース領域、Ｐ^＋高濃度不純物領域２５９がカソード領域及び信号出力電極２１０がカソード電極を構成している。また、ＥＳＤ保護素子２２２は、半導体基板２５６において、信号出力電極２１０がアノード電極、Ｐ型不純物拡散層２５１及びＮ^＋高濃度不純物拡散領域２５４がアノード領域、Ｎ型不純物拡散層２５２がベース領域、Ｐ型不純物拡散層２５３及びＮ^＋高濃度不純物領域２５５がカソード領域及び接地電極２１４がカソード電極を構成している。

ＶＩＮ端子（ダイオード２２３のアノード端子）にＥＳＤパルスが印加されるとＥＳＤ保護ダイオード２２３がＰＮ接合が降伏を起こし、さらにダイオード２２２がブレークオーバーを起こして、ＥＳＤ保護ダイオード２２３、信号出力電極２１０、ダイオード２２２、接地電極２１４を通して電荷をＧＮＤに逃がす。また、ＶＩＮに信号が入力されると、ダイオード２２３の接合容量と抵抗層２０７とから構成されるＣＲフィルタが動作して、低周波信号を減衰させ、ハイパスフィルタとして働く。このように構成することによって、１チップ上にハイパスフィルタを構成することができる。１チップにハイパスフィルタが形成されているので、寄生インダクタンスの影響によるフィルタ特性劣化を防止することができる。１チップ化することで設置面積を小さくすることができ、また素子間をつなぐためのワイヤ等による寄生インダクタンスが無くなるのでフィルタ特性が向上する。なお、フィルタの特性を向上させるために、ダイオード２２２の接合容量はダイオード２２３の接合容量よりも小さいことが望ましい。一般にトリガーダイオードのほうが双方向ツェナーダイオードよりも単位面積当たりの接合容量は小さいので、実施例４の場合より接合容量の大小関係を容易に実現できる。
図９において、ダイオード２２３とダイオード２２２は断面を共有するように形成されているが、図９のような構成に限ることなく、その他さまざまな配置をすることができる。

図１０を参照して実施例７を説明する。
図１０は、この実施例にかかるＥＳＤ保護素子の等価回路図である。図１０のＥＳＤ保護素子が図８のＥＳＤ保護素子と異なる点は、信号出力端子（ＶＯＵＴ）とＧＮＤとの間に接続される整流性素子として、双方向トリガーダイオードの代わりにサイリスタ１０４および分圧抵抗Ｒ１、Ｒ２で構成されるスイッチを使用したことにある。このような構成においても図８に表したＥＳＤ保護素子と同様の動作、効果を発揮することができる。サイリスタと分圧抵抗で構成されるスイッチは双方向トリガーダイオードよりもＶＯＵＴにかかる電圧を小さく、かつ確実にオンさせることができるので、ＶＯＵＴに接続される被保護デバイスの保護性能を向上させることができる。

なお、抵抗Ｒ１、Ｒ２の代わりにダイオードを直列に接続したものにしてもよい。この場合においてもサイリスタをターンオンさせることができるため、同様の動作、効果が期待できる。また、抵抗よりもダイオードのほうがＥＳＤ耐量が高いため、ＥＳＤ保護素子のＥＳＤ耐量が向上する。

図１１は図１０のＥＳＤ保護素子の要部断面図である。図１１に示すように、信号入力（ＶＩＮ）と信号出力（ＶＯＵＴ）との間に双方向性の整流部としてのダイオード（双方向ツェナーダイオード）２２３が接続されている。また、信号出力（ＶＯＵＴ）と接地端子（ＧＮＤ）との間に抵抗層２３６とＥＳＤ保護素子を構成するサイリスタ２３０が接続されている。なお、図１０に示されている抵抗１０２は図示されていない。Ｐ型半導体基板２５６の主表面上には信号入力電極２０８および信号出力電極２１０、接地電極２１４が形成されている。半導体基板２５６の主表面の表面領域にはＮ型不純物拡散層２５８と２３２が互いに離隔して形成され、また、Ｎ型不純物拡散層２５８内に表面に露出してＰ^＋高濃度不純物拡散領域２５７、２５９が形成されている。Ｎ型不純物拡散層２３２内に表面に露出してＰ型不純物拡散層２３１、２３３が形成されている。さらにＰ型不純物拡散層２３３内に表面に露出してＰ^＋高濃度不純物拡散領域２３４及びＮ^＋高濃度不純物拡散領域２３５が形成されている。

Ｐ^＋高濃度不純物拡散領域２５７、２５９、２３４は、不純物濃度が１×１０^１８／ｃｍ^３以上であり、Ｎ^＋高濃度不純物拡散領域２３５は、不純物濃度が１×１０^１９／ｃｍ^３以上である。Ｐ型半導体基板２５６の不純物濃度は１×１０¹⁵／ｃｍ³程度である。半導体基板２５６の主表面には、Ｐ^＋高濃度不純物拡散領域２５７、２５９、２３４、Ｐ型不純物拡散層２３１、Ｎ^＋高濃度不純物領域２３５の中央部分を除いて、シリコン酸化膜などの層間絶縁膜２０９により被覆されている。層間絶縁膜２０９の上には、一端側がＰ型不純物拡散層２３１の露出する表面に接続され、中央部分でＰ^＋型高濃度不純物拡散領域２３４の露出する表面に接続され、他端側がＮ^＋型高濃度不純物拡散領域２３５の露出する表面に接続され、かつ層間絶縁膜２０９上に形成されている抵抗層２３６が形成されている。抵抗層２３６には、ポリシリコン膜や、タングステンシリサイドなどの金属シリサイド膜を用いることができる。

抵抗層２３６のＮ^＋高濃度不純物拡散領域２３５に接する他端側の上には接地電極２１４が形成され、接地されている。また、一端側がＰ^＋高濃度不純物領域２５９の露出する表面に接続され、他端側が抵抗層２３６のＰ型不純物拡散層２３１に接する一端側の上に接続され、かつ層間絶縁膜２０９上に形成されている金属薄膜からなる信号出力電極２１０が形成されており、これに信号出力端子（ＶＯＵＴ）に接続されている。また、Ｐ^＋高濃度不純物領域２５７の露出する表面上に信号入力電極２０８が形成され、これに信号入力端子（ＶＩＮ）に接続されている。

ここで、ＥＳＤ保護ダイオード２２３は、半導体基板２５６において、信号入力電極２０８がアノード電極、Ｐ^＋高濃度不純物拡散領域２５７がアノード領域、Ｐ型不純物拡散領域２０３がベース領域、Ｐ^＋高濃度不純物領域２５９がカソード領域及び信号出力電極２１０がカソード電極を構成している。また、サイリスタ２３０は、半導体基板２５６において、信号出力電極２１０がアノード電極、Ｐ型不純物拡散層２３１がアノード領域、Ｎ型不純物拡散層２３２がＮベース領域、Ｐ型不純物拡散層２３３がＰベース領域、Ｐ^＋型高濃度不純物拡散領域２３４がゲート領域、Ｎ^＋型高濃度不純物拡散領域２３５がカソード領域及び接地電極２１４がカソード電極を構成している。そして、抵抗層２３６は、一端が信号出力端子（ＶＯＵＴ）およびサイリスタ２３０のアノード領域に接続され、中央がサイリスタ２３０のゲート領域、他端がサイリスタ２３０のカソード領域に接続され、かつ接地電極２１４を介して接地されている。すなわち、抵抗層２３６が、図１０に表した抵抗Ｒ１とＲ２に対応する。

ＶＩＮ端子（ダイオード２２３のアノード端子）にＥＳＤパルスが印加されるとＥＳＤ保護ダイオード２２３ＰＮ接合が降伏を起こし、さらに抵抗層２３６によってＶＯＵＴにかかる電圧が分圧されてサイリスタ２３０のゲート領域２３４の電位がサイリスタ２３０のカソード領域２３５よりも電位が上昇してサイリスタ２３０がオンする。サイリスタ２３０のオン状態において、ＥＳＤ保護ダイオード２２３、信号出力電極２１０、サイリスタ２３０、接地電極２１４を通して電荷はＧＮＤに逃げる。また、ＶＩＮに信号が入力されると、ダイオード２２３の接合容量と抵抗層２３６および図示されていない抵抗１０２（図１０参照）とから構成されるＣＲフィルタが動作して、低周波信号を減衰させ、ハイパスフィルタとして働く。このように構成することによって、１チップ上にハイパスフィルタを構成することができる。１チップにハイパスフィルタが形成されているので、寄生インダクタンスの影響によるフィルタ特性劣化を防止することができる。１チップ化することで設置面積を小さくすることができ、また素子間をつなぐためのワイヤ等による寄生インダクタンスが無くなるのでフィルタ特性が向上する。なお、フィルタの特性を向上させるために、サイリスタ２３０の接合容量はダイオード２２３の接合容量よりも小さいことが望ましい。一般にサイリスタのほうが双方向ツェナーダイオードよりも単位面積当たりの接合容量は小さいので、実施例４の場合より接合容量の大小関係を容易に実現できる。

図１１において、ダイオード２２３とサイリスタ２３０は断面を共有するように形成されているが、図１１のような構成に限ることなく、その他さまざまな配置をすることができる。

図１２は、実施例７の変形例を示す。
図１２に表したＥＳＤ保護素子は、図１０に表したＥＳＤ保護素子と異なり、抵抗１０２が削除された構成となっている。サイリスタをオンさせるための分圧抵抗Ｒ１及びＲ２がハイパスフィルタとしてのＣＲフィルタの抵抗の役割も果たすので、このような構成においても図１０に表したＥＳＤ保護素子と同様の動作、効果が期待できる。なお、抵抗１０２を削除したことで、素子面積を小さくすることができ、寄生インダクタンスによるフィルタ特性の劣化を防止し、コスト削減に寄与することができる。

図１３を参照して実施例８を説明する。
図１３は、この実施例にかかるＥＳＤ保護素子の等価回路図である。図１３のＥＳＤ保護素子が図１０のＥＳＤ保護素子と異なる点は、信号出力端子（ＶＯＵＴ）とＧＮＤとの間に接続される整流性素子のサイリスタおよび分圧抵抗の構成のスイッチとともに、サイリスタの向きが逆のスイッチとで構成したことにある。このような構成においても図１０のＥＳＤ保護素子と同様の動作、効果を発揮することができる。なお、図１３の構成においては、ＶＩＮまたはＶＯＵＴに逆極性のＥＳＤパルスが印加された場合においても、ＶＯＵＴに接続される被保護デバイスを保護することができる。なお、実施例７に関して前述したものと同様に、抵抗１０２を省略した構成をとることもできる。

図１４は、実施例８の変形例の等価回路図である。
図１４に表したＥＳＤ保護素子においては、図１３に表したＥＳＤ保護素子と異なり、両極性のサイリスタ１０４、１０５をオンさせる分圧抵抗をＲ１、Ｒ２で兼用している。このような構成においても、図１３に表したＥＳＤ保護素子と同様の動作、効果が期待できる。

図１５を参照して実施例９を説明する。
図１５は、この実施例にかかるＥＳＤ保護素子の等価回路図である。本実施例における双方向性の整流部３００は、図１３の点線内の回路Ａと等価である。また、すなわち、図１５のＥＳＤ保護素子が図１３のＥＳＤ保護素子と異なる点は、信号入力端子（ＶＩＮ）と信号出力端子（ＶＯＵＴ）との間に接続される双方向性の整流部３００を双方向ツェナーダイオードの代わりにサイリスタおよび分圧抵抗で構成されるスイッチとしたことである。このような構成においても図１３に表したＥＳＤ保護素子と同様の動作、効果を発揮することができる。双方向ツェナーダイオードの代わりにサイリスタを用いたので、電流を流す能力が向上するため、ＥＳＤ保護素子のＥＳＤ耐量が向上する。

図１６は、実施例９の変形例を表す等価回路図である。

図１６に表したＥＳＤ保護素子においては、信号入力端子（ＶＩＮ）と信号出力端子（ＶＯＵＴ）との間に容量Ｃ１を並列に挿入している。このような構成にすることによって、双方向性の整流部３００および回路３０１が同一の構成であっても信号入力端子（ＶＩＮ）と信号出力端子（ＶＯＵＴ）との間の容量が大きくなるので、フィルタ特性を向上させることができる。また、回路の自由度が上がるので、フィルタ特性を所望の形に変化させることができる。

なお、図１５及び図１６に表したＥＳＤ保護素子において、双方向性の整流部３００や回路３０１を、図１４に表したＥＳＤ保護素子のように共通の分圧抵抗Ｒ１とＲ２によりサイリスタ１０４と１０５をオンさせてもよい。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これら具体例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組み合わせにより、種々の発明が抽出されうる。

本発明の一実施例である実施例１に係るＥＳＤ保護素子の等価回路図である。本発明の一実施例である実施例１に係るＥＳＤ保護素子の要部断面図である。本発明の一実施例である実施例２に係るＥＳＤ保護素子の要部断面図である。本発明の一実施例である実施例３に係るＥＳＤ保護素子の要部断面図である。本発明の一実施例である実施例４に係るＥＳＤ保護素子の要部断面図である。本発明の一実施例である実施例５に係るＥＳＤ保護素子の等価回路図である。図６のＥＳＤ保護ダイオードの要部断面図である。本発明の一実施例である実施例６に係るＥＳＤ保護素子の等価回路図である。図８のＥＳＤ保護ダイオードの要部断面図である。本発明の一実施例である実施例７に係るＥＳＤ保護素子の等価回路図である。図１０のＥＳＤ保護ダイオードの要部断面図である。実施例７の変形例を示す等価回路図である。本発明の一実施例である実施例８に係るＥＳＤ保護素子の等価回路図である。実施例８の変形例を示す等価回路図である。本発明の一実施例である実施例９に係るＥＳＤ保護素子の等価回路図である。実施例９の変形例を示す等価回路図である。

符号の説明

１Ｎ^＋型高濃度層、２Ｐ型シリコンエピタキシャル層、３、３４、３５、３６、４４、４５、４６、２５１、２５４、２５５、２５７高濃度不純物拡散領域、４素子分離領域、５、２７２３７、４７、２０９層間絶縁膜、６、２９Ｎ、３９Ｎ、４９、２３６、２０７抵抗層、７、２９ａ、３９ａ、２１０信号出力電極、８Ｐ型ベース層、８、２９ｂ３９ｂ４９ｂ２１４接地電極、９、２８、３８、４８、２０８信号入力電極、１０、２０半導体基板、２１シリコンエピタキシャル層、２２高濃度層、２４、２５、２６高濃度不純物拡散領域、２９ポリシリコン膜（信号出力電極）、３０、４０、２０１、２５６半導体基板、３１エピタキシャル層、３２高濃度層、３３４３２０３不純物拡散領域、３９ポリシリコン膜（信号出力電極）、４１シリコンエピタキシャル層、４２高濃度層、４９ポリシリコン膜（信号出力電極）、５０、１０１、１０３２２０、２２１、２２２、２２３ダイオード、ダイオード、１０２抵抗、１０４サイリスタ、１１４双方向トリガーダイオード、２０４、２０５、２１１、２１３、２５９高濃度不純物領域、２３０サイリスタ、２１２、２３１、２３２、２３３、２５２、２５３、２５３、２５１、２５８不純物拡散層、２３４ゲート領域、２３５カソード領域、３００整流部、３０１回路

Claims

第１導電型半導体基板と、
前記半導体基板の第１主表面に形成された信号入力電極と、
前記半導体基板の第２主表面の表面領域に形成された第２導電型ベース領域と、
前記第１導電型半導体基板の前記第２導電型ベース領域の表面領域に選択的に形成された第１導電型拡散領域と、
前記第１導電型半導体基板の第２主表面上に形成され、前記第１導電型拡散領域に電気的に接続された抵抗層と、
前記第１導電型拡散領域に電気的に接続された信号出力電極と、
前記抵抗層に電気的に接続された接地電極と、
を備えたことを特徴とするＥＳＤ保護素子。
半導体基板と、
前記半導体基板の第１主表面に形成された接地電極と、
前記半導体基板の第２主表面の表面領域に選択的に形成された第２導電型の第１の拡散領域と、
前記第２導電型の第１の拡散領域の表面領域に選択的に形成された第１導電型の第２の拡散領域と、
前記第２導電型の第１の拡散領域の表面領域に選択的に形成された第１導電型の第３の拡散領域と、
前記第２の拡散領域に接続された信号入力電極と、
前記第３の拡散領域に接続された信号出力電極と、
前記信号出力電極に接続され、前記半導体基板の第２主表面の表面領域に選択的に形成され、前記半導体基板の前記第１主表面と同一の導電型を有する第４の拡散領域と、
を備えたことを特徴とするＥＳＤ保護素子。