JPH06283673A - 静電気放電保護構造体 - Google Patents
静電気放電保護構造体Info
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- JPH06283673A JPH06283673A JP5103294A JP10329493A JPH06283673A JP H06283673 A JPH06283673 A JP H06283673A JP 5103294 A JP5103294 A JP 5103294A JP 10329493 A JP10329493 A JP 10329493A JP H06283673 A JPH06283673 A JP H06283673A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
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- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 静電気放電に対し大きなレベルの耐性を再現
性よく与え、かつ、入力構造体、出力構造体、または双
方向構造体のいずれに対しても効果的な保護が得られる
静電気放電保護構造体を提供する。 【構成】 静電気に敏感な電気回路を静電気放電から保
護するための保護回路は、ＳＣＲと、ＳＣＲと静電気に
敏感な電気回路との間に接続可能であるＮ形ウエル抵抗
器またはＰ形ウエル抵抗器と、を有して構成される。
性よく与え、かつ、入力構造体、出力構造体、または双
方向構造体のいずれに対しても効果的な保護が得られる
静電気放電保護構造体を提供する。 【構成】 静電気に敏感な電気回路を静電気放電から保
護するための保護回路は、ＳＣＲと、ＳＣＲと静電気に
敏感な電気回路との間に接続可能であるＮ形ウエル抵抗
器またはＰ形ウエル抵抗器と、を有して構成される。
Description
【０００１】
【産業上の利用分野】本発明は、敏感な電子装置が過大
電圧状態から損傷を受けないように保護するための回路
に関する。さらに詳細にいえば、本発明は、特性の優れ
た静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ）保護構造体に関する。
電圧状態から損傷を受けないように保護するための回路
に関する。さらに詳細にいえば、本発明は、特性の優れ
た静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ）保護構造体に関する。
【０００２】
【従来の技術およびその問題点】ＥＳＤ保護回路は、近
代的な集積回路において重要である。特に、電界効果ト
ランジスタを基本とする集積回路は、人間の体に発生す
ることがある静電気の電荷による高電圧に非常に敏感で
ある。このような集積回路を組み立てて製品にする際、
集積回路がＥＳＤにより破壊されることがある。その場
合には、完全に組み立てられた製品の中の破壊された集
積回路を取り替える必要がある。この取り替えは、通
常、コストのかかる工程であり、そして厄介な工程であ
る。ＥＳＤによる損傷効果は、相補形金属・酸化物・半
導体（ＣＭＯＳ）集積回路において特に深刻である。極
めて高いＥＳＤ電圧は、典型的なＣＭＯＳ集積回路の非
常に薄いゲート酸化物や、非常に短いチヤンネル装置を
簡単に破壊することができる。
代的な集積回路において重要である。特に、電界効果ト
ランジスタを基本とする集積回路は、人間の体に発生す
ることがある静電気の電荷による高電圧に非常に敏感で
ある。このような集積回路を組み立てて製品にする際、
集積回路がＥＳＤにより破壊されることがある。その場
合には、完全に組み立てられた製品の中の破壊された集
積回路を取り替える必要がある。この取り替えは、通
常、コストのかかる工程であり、そして厄介な工程であ
る。ＥＳＤによる損傷効果は、相補形金属・酸化物・半
導体（ＣＭＯＳ）集積回路において特に深刻である。極
めて高いＥＳＤ電圧は、典型的なＣＭＯＳ集積回路の非
常に薄いゲート酸化物や、非常に短いチヤンネル装置を
簡単に破壊することができる。
【０００３】よく知られているいくつかのＥＳＤ保護装
置は、シリコン制御整流器（ＳＣＲ）をＥＳＤ保護素子
として用いる。本出願の譲渡人に譲渡され、かつ、その
内容が本出願にとり込まれている、米国特許第４，９３
９，６１６号は、ＥＳＤ保護素子として用いられるＳＣ
Ｒの１つの例を開示している。前記特許に使用されてい
るＳＣＲは、本出願の図２〜図４に示されている。
置は、シリコン制御整流器（ＳＣＲ）をＥＳＤ保護素子
として用いる。本出願の譲渡人に譲渡され、かつ、その
内容が本出願にとり込まれている、米国特許第４，９３
９，６１６号は、ＥＳＤ保護素子として用いられるＳＣ
Ｒの１つの例を開示している。前記特許に使用されてい
るＳＣＲは、本出願の図２〜図４に示されている。
【０００４】よく知られているＥＳＤ保護構造体のまた
別の例は、Ａ．チャタージおよびＴ．ポルグリーン名の
論文「出力パッドおよび入力パッドにおけるオン・チッ
プＥＳＤ保護のための低電圧トリガリングＳＣＲ」、Ｉ
ＥＥＥエレクトロン・デバイス・レターズ、第１２巻、
第１号、１９９１年１月、に開示されている。この文献
の内容は本発明に取り込まれている。本発明の図５〜図
７は、この文献に使用されているＳＣＲ構造体を示して
いる。
別の例は、Ａ．チャタージおよびＴ．ポルグリーン名の
論文「出力パッドおよび入力パッドにおけるオン・チッ
プＥＳＤ保護のための低電圧トリガリングＳＣＲ」、Ｉ
ＥＥＥエレクトロン・デバイス・レターズ、第１２巻、
第１号、１９９１年１月、に開示されている。この文献
の内容は本発明に取り込まれている。本発明の図５〜図
７は、この文献に使用されているＳＣＲ構造体を示して
いる。
【０００５】前記で示された従来のＥＳＤ保護回路によ
り、ＥＳＤ損傷に対する保護が得られる。けれども、従
来のＥＳＤ保護回路では、２ＫＶ（人体モデル）を越え
て効果的であるＥＳＤ耐性を再現性よく得ることはでき
ない。産業界での目標は、２ＫＶ以上でのＥＳＤ耐性を
有する保護回路を得ることである。
り、ＥＳＤ損傷に対する保護が得られる。けれども、従
来のＥＳＤ保護回路では、２ＫＶ（人体モデル）を越え
て効果的であるＥＳＤ耐性を再現性よく得ることはでき
ない。産業界での目標は、２ＫＶ以上でのＥＳＤ耐性を
有する保護回路を得ることである。
【０００６】したがって、大きなレベルのＥＳＤ耐性を
再現性よく与えるＥＳＤ保護構造体を得ることが要請さ
れる。
再現性よく与えるＥＳＤ保護構造体を得ることが要請さ
れる。
【０００７】さらに、保護された回路にＥＳＤ現象が損
傷を与える前に、ＳＣＲがトリガされことを確実に行う
ことは難しい。したがって、ＥＳＤ現象が起こっている
期間中、保護された回路が損傷を受ける前に、ＳＣＲを
再現性よくトリガするＥＳＤ保護構造体を得ることが要
請される。
傷を与える前に、ＳＣＲがトリガされことを確実に行う
ことは難しい。したがって、ＥＳＤ現象が起こっている
期間中、保護された回路が損傷を受ける前に、ＳＣＲを
再現性よくトリガするＥＳＤ保護構造体を得ることが要
請される。
【０００８】チャルバカ・デュブリおよびロバート・ル
ートリー名の論文「保護方式の構築」、ＥＯＳ／ＥＳＤ
シンポジューム・プロシーディング、１９９１年、８
８頁−９７頁、に開示されているように、ＳＣＲは拡散
抵抗器およびポリシリコン抵抗器と組み合わせて用いら
れる。この文献の内容は、本発明の中に取り込まれてい
る。けれども、この構造体は、ＣＭＯＳ出力をＥＳＤに
対して保護するために用いられてはこなかった。
ートリー名の論文「保護方式の構築」、ＥＯＳ／ＥＳＤ
シンポジューム・プロシーディング、１９９１年、８
８頁−９７頁、に開示されているように、ＳＣＲは拡散
抵抗器およびポリシリコン抵抗器と組み合わせて用いら
れる。この文献の内容は、本発明の中に取り込まれてい
る。けれども、この構造体は、ＣＭＯＳ出力をＥＳＤに
対して保護するために用いられてはこなかった。
【０００９】したがって、回路構造体が入力構造体であ
っても、または出力構造体であっても、または双方向構
造体であってもそれらには拘りなく、任意の指定された
回路を効果的に保護することができる、ＥＳＤ保護構造
体を得ることが要請される。
っても、または出力構造体であっても、または双方向構
造体であってもそれらには拘りなく、任意の指定された
回路を効果的に保護することができる、ＥＳＤ保護構造
体を得ることが要請される。
【００１０】
【問題点を解決するための手段】本発明により、静電気
に敏感な電気回路を保護し、かつ、先行技術よりは大き
なＥＳＤ耐性を有する、保護構造体が得られる。このＥ
ＳＤ保護構造体は、ＳＣＲと、ＳＣＲと静電気に敏感な
回路との間に配置された、Ｎ形ウエル（ｗｅｌｌ）抵抗
器またはＰ形ウエル（ｗｅｌｌ）抵抗器を有する。
に敏感な電気回路を保護し、かつ、先行技術よりは大き
なＥＳＤ耐性を有する、保護構造体が得られる。このＥ
ＳＤ保護構造体は、ＳＣＲと、ＳＣＲと静電気に敏感な
回路との間に配置された、Ｎ形ウエル（ｗｅｌｌ）抵抗
器またはＰ形ウエル（ｗｅｌｌ）抵抗器を有する。
【００１１】本発明によりまた、適切なＥＳＤを得るた
めにおよび回路の入力および出力の仕様に適合するため
に、抵抗器の抵抗値をどのように選定することができる
か、および、ＣＭＯＳ処理工程に固有である垂直方向の
寄生バイポーラ・トランジスタを補償するために、ＳＣ
Ｒの横方向のバイポーラ設計寸法がどのように最適化す
ることができるか、が示される。
めにおよび回路の入力および出力の仕様に適合するため
に、抵抗器の抵抗値をどのように選定することができる
か、および、ＣＭＯＳ処理工程に固有である垂直方向の
寄生バイポーラ・トランジスタを補償するために、ＳＣ
Ｒの横方向のバイポーラ設計寸法がどのように最適化す
ることができるか、が示される。
【００１２】
【実施例】添付図面を参照しながら、本発明の例示的実
施例を下記で説明する。
施例を下記で説明する。
【００１３】図１Ａは、本発明によるＥＳＤ保護構造体
を組み込んだ集積回路１０を示す。集積回路１０は、集
積回路１０の機能動作回路を表す回路構造体１１を有す
る。図１Ａに示された実施例において、ＥＳＤ保護構造
体１５は、回路構造体１１と集積回路１０の接触パッド
１３と、の間に配置される。
を組み込んだ集積回路１０を示す。集積回路１０は、集
積回路１０の機能動作回路を表す回路構造体１１を有す
る。図１Ａに示された実施例において、ＥＳＤ保護構造
体１５は、回路構造体１１と集積回路１０の接触パッド
１３と、の間に配置される。
【００１４】ＥＳＤ保護構造体１５は、アースされた陰
極と接触パッド１３に接続された陽極とを有するＳＣＲ
１７と、ＳＣＲ１７の陽極に接続された第１接続点と回
路構造体１１に接続された第２接続点とを有するＮ形ウ
エル抵抗器１９とを備えた回路である。
極と接触パッド１３に接続された陽極とを有するＳＣＲ
１７と、ＳＣＲ１７の陽極に接続された第１接続点と回
路構造体１１に接続された第２接続点とを有するＮ形ウ
エル抵抗器１９とを備えた回路である。
【００１５】図１Ｂ、図１Ｃ、および図１Ｄは、それぞ
れ、入力構造体、出力構造体、および双方向構造体に応
用された時の、図１ＡのＥＳＤ保護構造体の図面を示
す。これらの図面は、下記において詳細に説明される。
れ、入力構造体、出力構造体、および双方向構造体に応
用された時の、図１ＡのＥＳＤ保護構造体の図面を示
す。これらの図面は、下記において詳細に説明される。
【００１６】図２〜図４は、本発明に用いられるＳＣＲ
１７の１つの実施例の図面を示す。前記で説明したよう
に、図２〜図４のＳＣＲ構造体は従来の形式のものであ
り、したがって、当業者にはよく知られた構造体であ
る。図２は、ＳＣＲ１７の横断面図である。ＳＣＲ１７
は、少量のＰ形不純物が添加されたシリコン半導体の基
板の中に作成される。少量の不純物が添加されたＮ形ウ
エル２３が、基板２１の中に作成される。多量の不純物
が添加されたＮ形領域２５およびそれに隣接する多量の
不純物が添加されたＰ形領域２７が、Ｎ形ウエル２３の
中に作成される。これらの領域２５および２７（これら
の領域はしばしばモートと呼ばれる）はＳＣＲ１７の陽
極を表し、そして、これらの領域は接触パッド１３に電
気的に接続される。多量の不純物が添加されたＮ形領域
２９が、Ｎ形ウエル２３とＰ形基板２１との間の界面に
配置される。この界面は、多量の不純物が添加されたＰ
形領域２７から、距離ＢＬp だけ、横方向に離れてい
る。Ｐ形基板２１の中に作成された多量の不純物が添加
されたＮ形領域３１が、Ｎ形ウエル２３から距離ＢＬn
だけ、横方向に離れている。多量の不純物が添加された
Ｎ形領域３１は、ＳＣＲ１７の陰極としての機能を果た
す。
１７の１つの実施例の図面を示す。前記で説明したよう
に、図２〜図４のＳＣＲ構造体は従来の形式のものであ
り、したがって、当業者にはよく知られた構造体であ
る。図２は、ＳＣＲ１７の横断面図である。ＳＣＲ１７
は、少量のＰ形不純物が添加されたシリコン半導体の基
板の中に作成される。少量の不純物が添加されたＮ形ウ
エル２３が、基板２１の中に作成される。多量の不純物
が添加されたＮ形領域２５およびそれに隣接する多量の
不純物が添加されたＰ形領域２７が、Ｎ形ウエル２３の
中に作成される。これらの領域２５および２７（これら
の領域はしばしばモートと呼ばれる）はＳＣＲ１７の陽
極を表し、そして、これらの領域は接触パッド１３に電
気的に接続される。多量の不純物が添加されたＮ形領域
２９が、Ｎ形ウエル２３とＰ形基板２１との間の界面に
配置される。この界面は、多量の不純物が添加されたＰ
形領域２７から、距離ＢＬp だけ、横方向に離れてい
る。Ｐ形基板２１の中に作成された多量の不純物が添加
されたＮ形領域３１が、Ｎ形ウエル２３から距離ＢＬn
だけ、横方向に離れている。多量の不純物が添加された
Ｎ形領域３１は、ＳＣＲ１７の陰極としての機能を果た
す。
【００１７】また図４において、ＳＣＲ１７のＮＰＮト
ランジスタＴ1 は、Ｎ形ウエル２３により提供されるコ
レクタと、Ｐ形基板２１により提供されるベースと、多
量の不純物が添加されたＮ形領域３１により提供される
エミッタとを有する。ＰＮＰトランジスタＴ2 は、Ｐ形
基板２１により提供されるコレクタと、Ｎ形ウエル２３
により提供されるベースと、多量の不純物が添加された
Ｐ形領域２７により提供さるエミッタとを有する。抵抗
器Ｒwellは、多量の不純物が添加されたＮ形領域２５か
ら広がっている少量の不純物が添加されたＮ形領域２３
が抵抗を有する性質により得られる。抵抗器Ｒsub は、
Ｐ形基板２１の抵抗値により得られる。
ランジスタＴ1 は、Ｎ形ウエル２３により提供されるコ
レクタと、Ｐ形基板２１により提供されるベースと、多
量の不純物が添加されたＮ形領域３１により提供される
エミッタとを有する。ＰＮＰトランジスタＴ2 は、Ｐ形
基板２１により提供されるコレクタと、Ｎ形ウエル２３
により提供されるベースと、多量の不純物が添加された
Ｐ形領域２７により提供さるエミッタとを有する。抵抗
器Ｒwellは、多量の不純物が添加されたＮ形領域２５か
ら広がっている少量の不純物が添加されたＮ形領域２３
が抵抗を有する性質により得られる。抵抗器Ｒsub は、
Ｐ形基板２１の抵抗値により得られる。
【００１８】いわゆる横方向トランジスタＴ1 およびＴ
2 に加えて、ＳＣＲ１７はまた、垂直方向寄生ＰＮＰト
ランジスタＴP を有する。垂直方向寄生ＰＮＰトランジ
スタＴP は、Ｐ形基板２１により提供されるコレクタ
と、Ｎ形ウエル２３により提供されるベースと、多量の
不純物が添加されたＰ形領域２７により提供されるエミ
ッタとを有する。図４のＲsub ′の抵抗器の抵抗値は、
Ｐ形基板２１の抵抗値により得られる。垂直方向寄生Ｐ
ＮＰトランジスタＴP は、横方向ＰＮＰトランジスタＴ
2 と並列に配置される。ＳＣＲ１７の横寸法と縦寸法
は、垂直方向寄生ＰＮＰトランジスタＴP からの悪い影
響を受けることなく、横方向ＰＮＰトランジスタＴ2 と
横方向ＰＮＰトランジスタＴ1 が相互作用して効果的な
ＳＣＲ作用が得られるような、寸法比を有しなければな
らない。この点に関して、領域２１、２３、２５、２
７、２９、および３１の垂直方向の寸法は、ＳＣＲを作
成するのに用いられる処理工程により決定される。した
がって、垂直方向寄生ＰＮＰトランジスタＴP の特性
は、用いられる処理工程により決定される。したがっ
て、Ｔ P の悪い影響は、横方向ＰＮＰトランジスタＴ1
およびＴ2 の特性を適切に設計することにより、補償さ
れなければならない。横方向の間隔ＢＬp は、横方向Ｐ
ＮＰトランジスタＴ2 に対する設計パラメータであり、
そして、横方向の間隔ＢＬn は、横方向ＰＮＰトランジ
スタＴ1 に対する設計パラメータである。横方向の間隔
ＢＬp および間隔ＢＬn が適切に選定される時、ＴP の
悪い影響を小さくすることができ、そして、効果的なＳ
ＣＲ作用を得ることができる。
2 に加えて、ＳＣＲ１７はまた、垂直方向寄生ＰＮＰト
ランジスタＴP を有する。垂直方向寄生ＰＮＰトランジ
スタＴP は、Ｐ形基板２１により提供されるコレクタ
と、Ｎ形ウエル２３により提供されるベースと、多量の
不純物が添加されたＰ形領域２７により提供されるエミ
ッタとを有する。図４のＲsub ′の抵抗器の抵抗値は、
Ｐ形基板２１の抵抗値により得られる。垂直方向寄生Ｐ
ＮＰトランジスタＴP は、横方向ＰＮＰトランジスタＴ
2 と並列に配置される。ＳＣＲ１７の横寸法と縦寸法
は、垂直方向寄生ＰＮＰトランジスタＴP からの悪い影
響を受けることなく、横方向ＰＮＰトランジスタＴ2 と
横方向ＰＮＰトランジスタＴ1 が相互作用して効果的な
ＳＣＲ作用が得られるような、寸法比を有しなければな
らない。この点に関して、領域２１、２３、２５、２
７、２９、および３１の垂直方向の寸法は、ＳＣＲを作
成するのに用いられる処理工程により決定される。した
がって、垂直方向寄生ＰＮＰトランジスタＴP の特性
は、用いられる処理工程により決定される。したがっ
て、Ｔ P の悪い影響は、横方向ＰＮＰトランジスタＴ1
およびＴ2 の特性を適切に設計することにより、補償さ
れなければならない。横方向の間隔ＢＬp は、横方向Ｐ
ＮＰトランジスタＴ2 に対する設計パラメータであり、
そして、横方向の間隔ＢＬn は、横方向ＰＮＰトランジ
スタＴ1 に対する設計パラメータである。横方向の間隔
ＢＬp および間隔ＢＬn が適切に選定される時、ＴP の
悪い影響を小さくすることができ、そして、効果的なＳ
ＣＲ作用を得ることができる。
【００１９】図５〜図７は、従来のＳＣＲのまた別の実
施例の図面である。この従来の実施例は、図１ＡのＥＳ
Ｄ保護構造体に用いることができる。図５〜図７のＳＣ
Ｒ１７′は、電界効果トランジスタＴ3 が図７に示され
ているように付加されている以外は、図２〜図４の実施
例と同じである。図５の領域３３、３５、３７、３９、
４１、および４５は、図２の領域２１、２３、２５、２
７、２９、および３１と同じように動作する。図５のＳ
ＣＲ１７′は、図２のＳＣＲ１７と異なり、ポリ・ゲー
ト４３が領域４１と領域４５との間に備えられ、それに
より、図７の電界効果トランジスタＴ3 が得られる。ポ
リ・ゲート４３の長さは、図１Ａの回路構造体１１の中
に用いられたポリ・ゲートの長さに等価でなければなら
ない。
施例の図面である。この従来の実施例は、図１ＡのＥＳ
Ｄ保護構造体に用いることができる。図５〜図７のＳＣ
Ｒ１７′は、電界効果トランジスタＴ3 が図７に示され
ているように付加されている以外は、図２〜図４の実施
例と同じである。図５の領域３３、３５、３７、３９、
４１、および４５は、図２の領域２１、２３、２５、２
７、２９、および３１と同じように動作する。図５のＳ
ＣＲ１７′は、図２のＳＣＲ１７と異なり、ポリ・ゲー
ト４３が領域４１と領域４５との間に備えられ、それに
より、図７の電界効果トランジスタＴ3 が得られる。ポ
リ・ゲート４３の長さは、図１Ａの回路構造体１１の中
に用いられたポリ・ゲートの長さに等価でなければなら
ない。
【００２０】１つの例示的実施例として、もし１．０マ
イクロメ−トルの高特性ＣＭＯＳ処理工程を用いて図１
Ａの集積回路１０が製造されるならば、図２〜図４の領
域２５、２７、２９、および３１（または、図５〜図７
の対応する領域３１、３９、４１、および４５）垂直方
向の寸法は約０．３マイクロメ−トルであり、および、
Ｎ形ウエル２３（または、３５）の垂直方向の寸法は約
２．５マイクロメ−トルであり、そして、Ｐ形基板２１
（または、３３）の垂直方向の寸法は約６．５マイクロ
メ−トルである。これらの垂直方向のパラメータが処理
工程で固定されている場合、ＳＣＲ１７（図２〜図４）
およびＳＣＲ１７′（図５〜図７）のおのおのに対し、
寄生ＰＮＰトランジスタＴp の影響を適切に補償するた
めに、および効果的なＳＣＲ特性を得るために、横方向
の間隔ＢＬp およびＢＬn のおのおのは約２．４マイク
ロメ−トルであるべきであることが、本出願人により決
定された。それにより、横方向の間隔ＢＬp およびＢＬ
n がＮ形ウエルの垂直方向の寸法（すなわち、深さ）に
ほぼ等しい時、効果的なＳＣＲ特性が得られた。
イクロメ−トルの高特性ＣＭＯＳ処理工程を用いて図１
Ａの集積回路１０が製造されるならば、図２〜図４の領
域２５、２７、２９、および３１（または、図５〜図７
の対応する領域３１、３９、４１、および４５）垂直方
向の寸法は約０．３マイクロメ−トルであり、および、
Ｎ形ウエル２３（または、３５）の垂直方向の寸法は約
２．５マイクロメ−トルであり、そして、Ｐ形基板２１
（または、３３）の垂直方向の寸法は約６．５マイクロ
メ−トルである。これらの垂直方向のパラメータが処理
工程で固定されている場合、ＳＣＲ１７（図２〜図４）
およびＳＣＲ１７′（図５〜図７）のおのおのに対し、
寄生ＰＮＰトランジスタＴp の影響を適切に補償するた
めに、および効果的なＳＣＲ特性を得るために、横方向
の間隔ＢＬp およびＢＬn のおのおのは約２．４マイク
ロメ−トルであるべきであることが、本出願人により決
定された。それにより、横方向の間隔ＢＬp およびＢＬ
n がＮ形ウエルの垂直方向の寸法（すなわち、深さ）に
ほぼ等しい時、効果的なＳＣＲ特性が得られた。
【００２１】図２〜図４のＳＣＲ１７は、典型的には、
２０ボルト〜３０ボルトの範囲でトリガされる。このト
リガ電圧は、基板２１に対するＮ＋形領域２９のブレー
クダウンにより制御される。もし横方向の寸法ＢＬp お
よびＢＬn が適切に制御されるならば、ＥＳＤ現象の期
間中、ＳＣＲが数ワットの電力を放散する能力は、ＳＣ
Ｒの幅ＢＷp およびＢＷn により制御される。開示され
た実施例では、ＢＷpおよびＢＷn は１００マイクロメ
−トルである。けれども、これらの寸法は、当業者には
周知であるように、要求される放散電力量に従って、設
定することができる。したがって、２ＫＶ以上のＥＳＤ
現象に対し、ＳＣＲが有効に動作するように設計するこ
とができる。けれども、もし回路構造体１１の中の静電
気に敏感な回路素子がＳＣＲトリガ電圧に到達する前に
ブレークダウンするならば、ＳＣＲ１７により、ＥＳＤ
現象の期間中、回路の保護が得られないであろう。
２０ボルト〜３０ボルトの範囲でトリガされる。このト
リガ電圧は、基板２１に対するＮ＋形領域２９のブレー
クダウンにより制御される。もし横方向の寸法ＢＬp お
よびＢＬn が適切に制御されるならば、ＥＳＤ現象の期
間中、ＳＣＲが数ワットの電力を放散する能力は、ＳＣ
Ｒの幅ＢＷp およびＢＷn により制御される。開示され
た実施例では、ＢＷpおよびＢＷn は１００マイクロメ
−トルである。けれども、これらの寸法は、当業者には
周知であるように、要求される放散電力量に従って、設
定することができる。したがって、２ＫＶ以上のＥＳＤ
現象に対し、ＳＣＲが有効に動作するように設計するこ
とができる。けれども、もし回路構造体１１の中の静電
気に敏感な回路素子がＳＣＲトリガ電圧に到達する前に
ブレークダウンするならば、ＳＣＲ１７により、ＥＳＤ
現象の期間中、回路の保護が得られないであろう。
【００２２】図５〜図７のＳＣＲ１７′は、前記１．０
マイクロメ−トル高特性ＣＭＯＳ処理工程で製造される
時、典型的には、１０ボルト〜１４ボルトの範囲でトリ
ガされる。このトリガ電圧は、電界効果トランジスタＴ
3 のＢＶｄｓｓにより制御される。ＳＣＲ１７のよう
に、もし横方向の寸法ＢＬp およびＢＬn が適切に制御
されるならば、ＳＣＲ１７′がＥＳＤ動作中に数ワット
の電力を放散する能力は、ＳＣＲの幅ＢＷp およびＢＷ
n により制御される。したがって、２ＫＶ以上のＥＳＤ
現象に対し、ＳＣＲ１７′が有効に動作するように設計
することができる。再び、もし静電気に敏感な回路素子
がＳＣＲトリガ電圧に到達する前にブレークダウンする
ならば、ＳＣＲ１７′により、ＥＳＤ現象期間中、回路
の保護が得られないであろう。
マイクロメ−トル高特性ＣＭＯＳ処理工程で製造される
時、典型的には、１０ボルト〜１４ボルトの範囲でトリ
ガされる。このトリガ電圧は、電界効果トランジスタＴ
3 のＢＶｄｓｓにより制御される。ＳＣＲ１７のよう
に、もし横方向の寸法ＢＬp およびＢＬn が適切に制御
されるならば、ＳＣＲ１７′がＥＳＤ動作中に数ワット
の電力を放散する能力は、ＳＣＲの幅ＢＷp およびＢＷ
n により制御される。したがって、２ＫＶ以上のＥＳＤ
現象に対し、ＳＣＲ１７′が有効に動作するように設計
することができる。再び、もし静電気に敏感な回路素子
がＳＣＲトリガ電圧に到達する前にブレークダウンする
ならば、ＳＣＲ１７′により、ＥＳＤ現象期間中、回路
の保護が得られないであろう。
【００２３】図１０は、前記１．０マイクロメ−トル高
特性ＣＭＯＳ処理工程で製造されたＮチヤンネル出力ト
ランジスタ５３の図面である。Ｎチヤンネル・トランジ
スタ５３は、１０ボルト〜１４ボルトの範囲のブレーク
ダウン電圧ＢＶｄｓｓを有する。寄生ＮＰＮバイポーラ
・トランジスタ５５が、Ｎチヤンネル・トランジスタ５
３と並列に配置される。ブレークダウンの際、寄生ＮＰ
Ｎバイポーラ・トランジスタ５５の１つがスナップ・バ
ックに進み、それにより、印加された電圧を減少させる
であろう。印加される電力が増大する時、ＮＰＮトラン
ジスタはスナップ・バックから２次ブレークダウンに進
み、そして電力は２次ブレークダウン路Ｐに沿って局在
化し、それにより、このＮＰＮトランジスタは自己破壊
するであろう。このことは、余りにも大きな電圧がドレ
イン領域に印加される時、Ｎチヤンネル・トランジスタ
の典型的な故障モードである。
特性ＣＭＯＳ処理工程で製造されたＮチヤンネル出力ト
ランジスタ５３の図面である。Ｎチヤンネル・トランジ
スタ５３は、１０ボルト〜１４ボルトの範囲のブレーク
ダウン電圧ＢＶｄｓｓを有する。寄生ＮＰＮバイポーラ
・トランジスタ５５が、Ｎチヤンネル・トランジスタ５
３と並列に配置される。ブレークダウンの際、寄生ＮＰ
Ｎバイポーラ・トランジスタ５５の１つがスナップ・バ
ックに進み、それにより、印加された電圧を減少させる
であろう。印加される電力が増大する時、ＮＰＮトラン
ジスタはスナップ・バックから２次ブレークダウンに進
み、そして電力は２次ブレークダウン路Ｐに沿って局在
化し、それにより、このＮＰＮトランジスタは自己破壊
するであろう。このことは、余りにも大きな電圧がドレ
イン領域に印加される時、Ｎチヤンネル・トランジスタ
の典型的な故障モードである。
【００２４】ＣＭＯＳ出力トランジスタの場合、互いに
入り込んだドレイン領域は、多くの並列のＮチヤンネル
・トランジスタ５３と、それらの寄生ＮＰＮバイポーラ
対応素子５５を有する。互いに入り込んだ領域のいずれ
かがブレークダウンすることにより、印加電圧が減少
し、局在化した２次ブレークダウン領域Ｐに電力が集中
するであろう。Ｎチヤンネル・トランジスタ５３のブレ
ークダウン電圧はＳＣＲ１７′のトリガ電圧に等価であ
るから、そしてＳＣＲ１７のトリガ電圧より大幅に小さ
いから、これらのＳＣＲ単独では、ＣＭＯＳ回路に対し
確実なＥＳＤ保護が得られないであろう。さらに詳細に
いえば、回路構造体を保護するためにＳＣＲ１７′は十
分に速くトリガを行うことが保証されなく、一方、ＳＣ
Ｒ１７は保護を実施するために十分に速くトリガを行う
ことは決してないであろう。
入り込んだドレイン領域は、多くの並列のＮチヤンネル
・トランジスタ５３と、それらの寄生ＮＰＮバイポーラ
対応素子５５を有する。互いに入り込んだ領域のいずれ
かがブレークダウンすることにより、印加電圧が減少
し、局在化した２次ブレークダウン領域Ｐに電力が集中
するであろう。Ｎチヤンネル・トランジスタ５３のブレ
ークダウン電圧はＳＣＲ１７′のトリガ電圧に等価であ
るから、そしてＳＣＲ１７のトリガ電圧より大幅に小さ
いから、これらのＳＣＲ単独では、ＣＭＯＳ回路に対し
確実なＥＳＤ保護が得られないであろう。さらに詳細に
いえば、回路構造体を保護するためにＳＣＲ１７′は十
分に速くトリガを行うことが保証されなく、一方、ＳＣ
Ｒ１７は保護を実施するために十分に速くトリガを行う
ことは決してないであろう。
【００２５】図８Ａ、図８Ｂ、および図９に示されてい
るように、Ｎ形ウエル抵抗器１９は、少量の不純物が添
加されたＮ形ウエル４７の長さに沿って平行に配置され
た、多量の不純物が添加された複数個のＮ形領域４９お
よび５１を有する。Ｎ形ウエル４７はＰ形基板２１（ま
たは、３１）の中に備えられる。Ｎ形ウエル抵抗器それ
自体はこの業界においてはよく知られており、したがっ
て、当業者には周知のはずである。（例えば、Ｇ．クリ
ーガおよびＰ．ニールス名の論文「大電流密度レベルで
の拡散形抵抗器の特性−解析と応用」、ＩＥＥＥ Ｔｒ
ａｎｓ．Ｅｌｅｃ．Ｄｅｖ．第３６巻（１９８９年）、
第２号、４１６頁を見よ。）図８Ａは、図１Ａの出力構
造体と関連して用いられた時の接続方式を示す。４９で
表されるＮ形領域の交互の領域が相互に接続され、か
つ、パッド１３およびＳＣＲ１７に接続される。残りの
交互のＮ形領域５１は、図１Ｃの分離抵抗器１９Ｂを実
現するために、それぞれの出力部品１１Ｂに別々に接続
される。
るように、Ｎ形ウエル抵抗器１９は、少量の不純物が添
加されたＮ形ウエル４７の長さに沿って平行に配置され
た、多量の不純物が添加された複数個のＮ形領域４９お
よび５１を有する。Ｎ形ウエル４７はＰ形基板２１（ま
たは、３１）の中に備えられる。Ｎ形ウエル抵抗器それ
自体はこの業界においてはよく知られており、したがっ
て、当業者には周知のはずである。（例えば、Ｇ．クリ
ーガおよびＰ．ニールス名の論文「大電流密度レベルで
の拡散形抵抗器の特性−解析と応用」、ＩＥＥＥ Ｔｒ
ａｎｓ．Ｅｌｅｃ．Ｄｅｖ．第３６巻（１９８９年）、
第２号、４１６頁を見よ。）図８Ａは、図１Ａの出力構
造体と関連して用いられた時の接続方式を示す。４９で
表されるＮ形領域の交互の領域が相互に接続され、か
つ、パッド１３およびＳＣＲ１７に接続される。残りの
交互のＮ形領域５１は、図１Ｃの分離抵抗器１９Ｂを実
現するために、それぞれの出力部品１１Ｂに別々に接続
される。
【００２６】前記の１．０マイクロメートル高特性ＣＭ
ＯＳ処理工程を用いる開示された実施例において、Ｎ形
ウエルの垂直方向の寸法（すなわち、Ｎ形ウエルの深
さ）は約２．５マイクロメートルであり、一方、Ｎ形領
域４９および５１の垂直方向の寸法は約０．３マイクロ
メートルである。そのシート抵抗値は約１８００オーム
／平方である。このＮ形ウエル抵抗器を用いて、静電気
に敏感な回路構造体の２次的ブレークダウンの前に、Ｓ
ＣＲが確実にトリガを行うようにされる。
ＯＳ処理工程を用いる開示された実施例において、Ｎ形
ウエルの垂直方向の寸法（すなわち、Ｎ形ウエルの深
さ）は約２．５マイクロメートルであり、一方、Ｎ形領
域４９および５１の垂直方向の寸法は約０．３マイクロ
メートルである。そのシート抵抗値は約１８００オーム
／平方である。このＮ形ウエル抵抗器を用いて、静電気
に敏感な回路構造体の２次的ブレークダウンの前に、Ｓ
ＣＲが確実にトリガを行うようにされる。
【００２７】図１Ｃにおいて、抵抗器１９Ｂの抵抗値
は、出力構造体１１の定格電流において許容可能な小さ
な電圧降下が確実に得られるように選定される。例え
ば、定格出力電流が１６ミリアンペアの場合、もし１０
０ミリボルトの降下が要請されるならば、接続点１８と
出力構造体１１との間の等価抵抗値は６．２５オームで
なければならない。図１Ｃの抵抗器アレイの中に４個の
抵抗器１９Ｂがあるから、６．２５オームの要請された
等価並列抵抗値を実現するために、抵抗器１９Ｂのおの
おのの抵抗値は２５オームでなければならない。１８０
０オーム／平方の前記シート抵抗値が与えられるなら
ば、要請された２５オームの抵抗器は、図８Ａ、図８
Ｂ、および図９に示され構造体により実現することがで
きる。さらに詳細にいえば、もし長さの寸法Ｌが２マイ
クロメートルであり、および幅の寸法Ｗ／２が７０マイ
クロメートルであるならば、図８Ａに示された接続方式
はおのおのが２／１４０の長さ／幅の比を有する複数個
の抵抗器を形成し、それにより、おのおのに約２５オー
ムの抵抗値が得られる。交互のＮ形領域４９が共通に接
続されかつＳＣＲに接続されるので、２／１４０の比が
得られる。したがって、Ｎ形領域５１のおのおのは２個
の領域４９に付随し、それで抵抗器のおのおのに、図９
に示された幅の２倍、すなわち、２×７０＝１４０マイ
クロメートルの実効的幅が与えられる。
は、出力構造体１１の定格電流において許容可能な小さ
な電圧降下が確実に得られるように選定される。例え
ば、定格出力電流が１６ミリアンペアの場合、もし１０
０ミリボルトの降下が要請されるならば、接続点１８と
出力構造体１１との間の等価抵抗値は６．２５オームで
なければならない。図１Ｃの抵抗器アレイの中に４個の
抵抗器１９Ｂがあるから、６．２５オームの要請された
等価並列抵抗値を実現するために、抵抗器１９Ｂのおの
おのの抵抗値は２５オームでなければならない。１８０
０オーム／平方の前記シート抵抗値が与えられるなら
ば、要請された２５オームの抵抗器は、図８Ａ、図８
Ｂ、および図９に示され構造体により実現することがで
きる。さらに詳細にいえば、もし長さの寸法Ｌが２マイ
クロメートルであり、および幅の寸法Ｗ／２が７０マイ
クロメートルであるならば、図８Ａに示された接続方式
はおのおのが２／１４０の長さ／幅の比を有する複数個
の抵抗器を形成し、それにより、おのおのに約２５オー
ムの抵抗値が得られる。交互のＮ形領域４９が共通に接
続されかつＳＣＲに接続されるので、２／１４０の比が
得られる。したがって、Ｎ形領域５１のおのおのは２個
の領域４９に付随し、それで抵抗器のおのおのに、図９
に示された幅の２倍、すなわち、２×７０＝１４０マイ
クロメートルの実効的幅が与えられる。
【００２８】再び図１Ｃにおいて、開示された実施例で
は、個々の出力部品１１Ｂは、約４ミリアンペアのほぼ
等しい量の電流を引き出すと期待することができること
を断っておく。すなわち、出力部品１１Ｂは１６ミリア
ンペアの全定格出力電流にほぼ等しく寄与する。図１Ｃ
の出力保護構造体は、下記の方式で、他の出力構成体に
容易に拡張することができる。例えば、もし図１Ｃで第
５出力が付加されるならば、出力電流は２０ミリアンペ
アに増大する。この第５出力と接続点１８との間に第５
抵抗器を付加することにより、接続点１８と出力構造体
１１との間の等価抵抗値は５オームに減少し、それによ
り、２０ミリアンペアの定格電流において１００ミリボ
ルトの降下が得られる。したがって、出力部品１１Ｂの
おのおのに対し分離した抵抗器１９Ｂを備えることによ
り、任意の与えられた数の出力部品１１Ｂに対し必要な
ＥＳＤ保護が得られ、一方、正規の動作期間中必要な電
圧降下が保持される。
は、個々の出力部品１１Ｂは、約４ミリアンペアのほぼ
等しい量の電流を引き出すと期待することができること
を断っておく。すなわち、出力部品１１Ｂは１６ミリア
ンペアの全定格出力電流にほぼ等しく寄与する。図１Ｃ
の出力保護構造体は、下記の方式で、他の出力構成体に
容易に拡張することができる。例えば、もし図１Ｃで第
５出力が付加されるならば、出力電流は２０ミリアンペ
アに増大する。この第５出力と接続点１８との間に第５
抵抗器を付加することにより、接続点１８と出力構造体
１１との間の等価抵抗値は５オームに減少し、それによ
り、２０ミリアンペアの定格電流において１００ミリボ
ルトの降下が得られる。したがって、出力部品１１Ｂの
おのおのに対し分離した抵抗器１９Ｂを備えることによ
り、任意の与えられた数の出力部品１１Ｂに対し必要な
ＥＳＤ保護が得られ、一方、正規の動作期間中必要な電
圧降下が保持される。
【００２９】図１Ｂにおいて、入力構造体１１と共に用
いられる抵抗器１９Ａの抵抗値は１００オーム〜２５０
オームの範囲内になければならない。１６７オーム抵抗
器は、図９のＮ形ウエル抵抗器１９を図８Ｂに示された
方式で接続することにより得られる。図９のＮ形領域は
約２．５マイクロメートルの長さＬn を有する。したが
って、Ｌが２マイクロメートルであることが与えられ、
およびＷ／２が７０マイクロメートルであることが与え
られるならば、図８Ｂに示された抵抗器の長さ／幅の比
は、６．５／７０である。
いられる抵抗器１９Ａの抵抗値は１００オーム〜２５０
オームの範囲内になければならない。１６７オーム抵抗
器は、図９のＮ形ウエル抵抗器１９を図８Ｂに示された
方式で接続することにより得られる。図９のＮ形領域は
約２．５マイクロメートルの長さＬn を有する。したが
って、Ｌが２マイクロメートルであることが与えられ、
およびＷ／２が７０マイクロメートルであることが与え
られるならば、図８Ｂに示された抵抗器の長さ／幅の比
は、６．５／７０である。
【００３０】ＳＣＲ１７と、ＳＣＲ１７′と、Ｎチヤン
ネル・ブレークダウン特性と、抵抗器の領域とについて
の前記説明に基づき、本発明によるＥＳＤ保護構造体が
ＣＭＯＳ出力にどのように作用するかを理解することが
できる（図１Ｃ）。ＥＳＤ現象の期間中、パッド１３の
電圧が上昇を開始し、そしてブレークダウンが１０ボル
ト〜１４ボルトの範囲内で起こる。例えば、もし最初の
ブレークダウンがＮチヤンネル・トランジスタの１つの
中で起こるならば、対応する抵抗器１９Ｂの中をスナッ
プ・バック電流が流れなければならない。電流がＮチヤ
ンネル・トランジスタの中を流れる時、抵抗器１９Ｂの
両端に電圧降下が発生し、それにより、接続点１８の電
圧が接続点２０の電圧よりも高くなる。Ｎ形ウエル抵抗
器は流れることができる電流を制限し、そして、寄生Ｎ
ＰＮトランジスタが２次的ブレークダウン領域に進むこ
とを防止する。Ｎ形ウエル抵抗器は、そのＩ−Ｖ特性が
高い電圧において比較的平坦であることにより、電流を
制限することに特に適している。接続点１８の電圧がＳ
ＣＲ１７（または、ＳＣＲ１７′）のトリガ電圧を越え
て増大する時、ＥＳＤ現象の期間中の電力は、出力構造
体１１Ｂに損傷を与えることなく、ＳＣＲを通してアー
スに放電される。
ネル・ブレークダウン特性と、抵抗器の領域とについて
の前記説明に基づき、本発明によるＥＳＤ保護構造体が
ＣＭＯＳ出力にどのように作用するかを理解することが
できる（図１Ｃ）。ＥＳＤ現象の期間中、パッド１３の
電圧が上昇を開始し、そしてブレークダウンが１０ボル
ト〜１４ボルトの範囲内で起こる。例えば、もし最初の
ブレークダウンがＮチヤンネル・トランジスタの１つの
中で起こるならば、対応する抵抗器１９Ｂの中をスナッ
プ・バック電流が流れなければならない。電流がＮチヤ
ンネル・トランジスタの中を流れる時、抵抗器１９Ｂの
両端に電圧降下が発生し、それにより、接続点１８の電
圧が接続点２０の電圧よりも高くなる。Ｎ形ウエル抵抗
器は流れることができる電流を制限し、そして、寄生Ｎ
ＰＮトランジスタが２次的ブレークダウン領域に進むこ
とを防止する。Ｎ形ウエル抵抗器は、そのＩ−Ｖ特性が
高い電圧において比較的平坦であることにより、電流を
制限することに特に適している。接続点１８の電圧がＳ
ＣＲ１７（または、ＳＣＲ１７′）のトリガ電圧を越え
て増大する時、ＥＳＤ現象の期間中の電力は、出力構造
体１１Ｂに損傷を与えることなく、ＳＣＲを通してアー
スに放電される。
【００３１】図５〜図７のＳＣＲ１７′が用いられる
時、Ｎチヤンネル・トランジスタの代わりにＳＣＲ１
７′の中で、最初のブレークダウンが起こることが可能
である。この場合、ＳＣＲ１７′は、保護される回路構
造体に損傷を与えることなく、ＥＳＤ現象の期間中の電
力を安全に放散する。図２〜図４のＳＣＲ１７は、２０
ボルト〜３０ボルトの範囲のトリガ電圧を有し、したが
って、Ｎチヤンネル・トランジスタのブレークダウンの
前には、決してトリガされないであろう。
時、Ｎチヤンネル・トランジスタの代わりにＳＣＲ１
７′の中で、最初のブレークダウンが起こることが可能
である。この場合、ＳＣＲ１７′は、保護される回路構
造体に損傷を与えることなく、ＥＳＤ現象の期間中の電
力を安全に放散する。図２〜図４のＳＣＲ１７は、２０
ボルト〜３０ボルトの範囲のトリガ電圧を有し、したが
って、Ｎチヤンネル・トランジスタのブレークダウンの
前には、決してトリガされないであろう。
【００３２】ＳＣＲ１７と、ＳＣＲ１７′と、抵抗器の
範囲とについての前記説明に基づき、図１Ｂに示された
ように、ＥＳＤ保護構造体はＣＭＯＳ入力にどのように
作用するかを理解することができる。ゲーテッド・ダイ
オードとしてまた知られている、フィールド・プレーテ
ッド・ダイオード（ＦＰＤ：ｆｉｅｌｄ ｐｌａｔｅｄ
ｄｉｏｄｅ）は、図１Ｂの入力保護構造体の中に含ま
れる。１０ボルト〜１４ボルトの範囲のブレークダウン
電圧を有する従来の入力保護装置であるＦＰＤ１６は、
薄いゲート酸化物を損傷電圧から保護する。ＥＳＤ現象
期間中、ＦＰＤ１６の両端の電圧がＦＰＤ１６のブレー
クダウン電圧に到達する時、Ｎ形ウエル抵抗器１９Ａを
通してＦＰＤ１６により引き出される電流は、接続点１
８の電圧を上昇させる。この状態は、前記で説明した出
力保護のスナップ・バック状態に似ている。ＳＣＲ１
７′の場合、前記の出力保護の説明は、可能な出来事の
順序を説明する。ＳＣＲ１７の場合もまた、前記で説明
された。抵抗器１９Ａの抵抗値は、入力構造体１１Ａと
共に用いられる時、１００オーム〜２５０オームの範囲
内にある。
範囲とについての前記説明に基づき、図１Ｂに示された
ように、ＥＳＤ保護構造体はＣＭＯＳ入力にどのように
作用するかを理解することができる。ゲーテッド・ダイ
オードとしてまた知られている、フィールド・プレーテ
ッド・ダイオード（ＦＰＤ：ｆｉｅｌｄ ｐｌａｔｅｄ
ｄｉｏｄｅ）は、図１Ｂの入力保護構造体の中に含ま
れる。１０ボルト〜１４ボルトの範囲のブレークダウン
電圧を有する従来の入力保護装置であるＦＰＤ１６は、
薄いゲート酸化物を損傷電圧から保護する。ＥＳＤ現象
期間中、ＦＰＤ１６の両端の電圧がＦＰＤ１６のブレー
クダウン電圧に到達する時、Ｎ形ウエル抵抗器１９Ａを
通してＦＰＤ１６により引き出される電流は、接続点１
８の電圧を上昇させる。この状態は、前記で説明した出
力保護のスナップ・バック状態に似ている。ＳＣＲ１
７′の場合、前記の出力保護の説明は、可能な出来事の
順序を説明する。ＳＣＲ１７の場合もまた、前記で説明
された。抵抗器１９Ａの抵抗値は、入力構造体１１Ａと
共に用いられる時、１００オーム〜２５０オームの範囲
内にある。
【００３３】双方向ピンは、標準的入力と３状態出力と
の組み合わせである。図１Ｄに示されたＥＳＤ保護回路
は、前記で説明したように、１個のＳＣＲ１７（また
は、ＳＣＲ１７′）と、適切な抵抗器１９Ａと、出力抵
抗器アレイ１９Ｂとの組み合わせである。抵抗器１９Ａ
および１９Ｂの全部は、単一のＮ形ウエル４７（図９）
と図８Ａおよび図８Ｂに示された接続とを用いて、実現
することができる。ＥＳＤ現象の電力は、入力構造体１
１Ａまたは出力構造体１１Ｂに損傷を与えることなく、
ＳＣＲ１７（または、ＳＣＲ１７′）を通してアースに
放電される。
の組み合わせである。図１Ｄに示されたＥＳＤ保護回路
は、前記で説明したように、１個のＳＣＲ１７（また
は、ＳＣＲ１７′）と、適切な抵抗器１９Ａと、出力抵
抗器アレイ１９Ｂとの組み合わせである。抵抗器１９Ａ
および１９Ｂの全部は、単一のＮ形ウエル４７（図９）
と図８Ａおよび図８Ｂに示された接続とを用いて、実現
することができる。ＥＳＤ現象の電力は、入力構造体１
１Ａまたは出力構造体１１Ｂに損傷を与えることなく、
ＳＣＲ１７（または、ＳＣＲ１７′）を通してアースに
放電される。
【００３４】前記で説明されたＥＳＤ保護構造体によ
り、大きさが２ＫＶ以上のＥＳＤ現象に対し確実なＥＳ
Ｄ耐性が再現性よく得られるであろう。実際、図８Ａ，
図８Ｂ、および図９の抵抗器と共に図２〜図４のＳＣＲ
または図５〜図７のＳＣＲのいずれかを用いて、４ＫＶ
以上にわたって良好なＥＳＤ耐性が示された。この４Ｋ
Ｖレベルは、図２〜図４または図５〜図７のＳＣＲだけ
を用いて得られるＥＳＤ耐性をはるかに越えている。さ
らに、本発明によるＥＳＤ保護構造体は、多量の不純物
が添加されたＰ＋領域およびＮ＋領域の抵抗値に独立で
あり、そして正規抵抗値および低抵抗値のＮ＋領域およ
びＰ＋領域と共に用いることができる。本発明のＥＳＤ
保護構造体は、すべての種類の入力構造体、出力構造
体、および双方向性構造体に対して用いることができ、
および前記の１．０マイクロメートルの高特性ＣＭＯＳ
処理工程以外の処理工程と共に用いることもできる。も
ちろん、もし異なる処理工程が用いられるならば、寄生
垂直方向ＰＮＰトランジスタに対する横方向ＰＮＰトラ
ンジスタの受け入れ可能な特性を得るために、ＳＣＲの
横方向の間隔ＢＬp およびＢＬn の値を調整することが
必要であろう。
り、大きさが２ＫＶ以上のＥＳＤ現象に対し確実なＥＳ
Ｄ耐性が再現性よく得られるであろう。実際、図８Ａ，
図８Ｂ、および図９の抵抗器と共に図２〜図４のＳＣＲ
または図５〜図７のＳＣＲのいずれかを用いて、４ＫＶ
以上にわたって良好なＥＳＤ耐性が示された。この４Ｋ
Ｖレベルは、図２〜図４または図５〜図７のＳＣＲだけ
を用いて得られるＥＳＤ耐性をはるかに越えている。さ
らに、本発明によるＥＳＤ保護構造体は、多量の不純物
が添加されたＰ＋領域およびＮ＋領域の抵抗値に独立で
あり、そして正規抵抗値および低抵抗値のＮ＋領域およ
びＰ＋領域と共に用いることができる。本発明のＥＳＤ
保護構造体は、すべての種類の入力構造体、出力構造
体、および双方向性構造体に対して用いることができ、
および前記の１．０マイクロメートルの高特性ＣＭＯＳ
処理工程以外の処理工程と共に用いることもできる。も
ちろん、もし異なる処理工程が用いられるならば、寄生
垂直方向ＰＮＰトランジスタに対する横方向ＰＮＰトラ
ンジスタの受け入れ可能な特性を得るために、ＳＣＲの
横方向の間隔ＢＬp およびＢＬn の値を調整することが
必要であろう。
【００３５】本発明の特定の実施例が前記で詳細に説明
されたけれども、これは本発明の範囲が前記実施例に限
定されることを意味するものではない。当業者にとっ
て、開示された前記実施例を種々に変更および修正する
ことが可能であることはすぐに分かるであろう。例え
ば、本発明は、明らかに、前記で説明したＳＣＲ構造体
とは異なるＳＣＲ構造体を使用することができる。ま
た、添加される不純物形を変更することも本発明の範囲
内において明らかに可能である。したがって、ＥＳＤ保
護構造体１５の部品は、Ｎ形基板の中にＰ形ウエルを用
いることにより構成することもできる。このように、本
発明の範囲は前記で説明された実施例に限定されるので
はない。
されたけれども、これは本発明の範囲が前記実施例に限
定されることを意味するものではない。当業者にとっ
て、開示された前記実施例を種々に変更および修正する
ことが可能であることはすぐに分かるであろう。例え
ば、本発明は、明らかに、前記で説明したＳＣＲ構造体
とは異なるＳＣＲ構造体を使用することができる。ま
た、添加される不純物形を変更することも本発明の範囲
内において明らかに可能である。したがって、ＥＳＤ保
護構造体１５の部品は、Ｎ形基板の中にＰ形ウエルを用
いることにより構成することもできる。このように、本
発明の範囲は前記で説明された実施例に限定されるので
はない。
【００３６】以上の説明に関してさらに以下の項を開示
する。 （１） 本来の機能を果たす回路と、前記本来の機能を
果たす回路を静電気放電から保護するために前記本来の
機能を果たす回路に接続され、かつ、ＳＣＲと、前記Ｓ
ＣＲと前記本来の機能を果たす回路との間に直列に接続
されたＮ形ウエル抵抗器とを備えた、保護構造体と、を
有する、静電気放電保護特性を備えた、集積回路。
する。 （１） 本来の機能を果たす回路と、前記本来の機能を
果たす回路を静電気放電から保護するために前記本来の
機能を果たす回路に接続され、かつ、ＳＣＲと、前記Ｓ
ＣＲと前記本来の機能を果たす回路との間に直列に接続
されたＮ形ウエル抵抗器とを備えた、保護構造体と、を
有する、静電気放電保護特性を備えた、集積回路。
【００３７】（２） 第１項記載の集積回路において、
前記ＳＣＲが陽極および陰極を有し、かつ、前記陰極が
既知の電位に固定され、かつ、前記Ｎ形ウエル抵抗器が
前記陽極に接続された第１接続点と前記本来の機能を果
たす回路に接続された第２接続点とを有する、前記集積
回路。
前記ＳＣＲが陽極および陰極を有し、かつ、前記陰極が
既知の電位に固定され、かつ、前記Ｎ形ウエル抵抗器が
前記陽極に接続された第１接続点と前記本来の機能を果
たす回路に接続された第２接続点とを有する、前記集積
回路。
【００３８】（３） 第２項記載の集積回路において、
前記本来の機能を果たす回路が前記Ｎ形ウエル抵抗器の
前記第２接続点に接続された出力トランジスタを有す
る、前記集積回路。
前記本来の機能を果たす回路が前記Ｎ形ウエル抵抗器の
前記第２接続点に接続された出力トランジスタを有す
る、前記集積回路。
【００３９】（４） 第３項記載の集積回路において、
前記本来の機能を果たす回路がＣＭＯＳ回路である、前
記集積回路。
前記本来の機能を果たす回路がＣＭＯＳ回路である、前
記集積回路。
【００４０】（５） 第１項記載の集積回路において、
前記本来の機能を果たす回路が複数個の出力部品を有
し、かつ、前記保護構造体が複数個のＮ形ウエル抵抗器
を有し、かつ、前記Ｎ形ウエル抵抗器のおのおのが前記
ＳＣＲに接続された第１接続点と前記出力部品のそれぞ
れに接続された第２接続点とを有し、それにより、前記
Ｎ形ウエル抵抗器のおのおのがそれぞれの前記出力部品
に独自に付随し、かつ、それぞれの前記出力部品と前記
ＳＣＲとの間に特定の抵抗的接続体が得られる、前記集
積回路。
前記本来の機能を果たす回路が複数個の出力部品を有
し、かつ、前記保護構造体が複数個のＮ形ウエル抵抗器
を有し、かつ、前記Ｎ形ウエル抵抗器のおのおのが前記
ＳＣＲに接続された第１接続点と前記出力部品のそれぞ
れに接続された第２接続点とを有し、それにより、前記
Ｎ形ウエル抵抗器のおのおのがそれぞれの前記出力部品
に独自に付随し、かつ、それぞれの前記出力部品と前記
ＳＣＲとの間に特定の抵抗的接続体が得られる、前記集
積回路。
【００４１】（６） 第５項記載の集積回路において、
前記Ｎ形ウエル抵抗器が比較的少量の不純物が添加され
たＮ形ウエルの中に配置され比較的多量の不純物が添加
されたＮ形領域の行から作成され、かつ、前記第１接続
点がそれぞれ前記Ｎ形領域の中の交互のＮ形領域により
定められ、かつ、前記交互の領域が共通に接続されかつ
前記ＳＣＲに接続され、かつ、前記第２接続点がそれぞ
れ前記Ｎ形領域の中の残りの領域により定められる、前
記集積回路。
前記Ｎ形ウエル抵抗器が比較的少量の不純物が添加され
たＮ形ウエルの中に配置され比較的多量の不純物が添加
されたＮ形領域の行から作成され、かつ、前記第１接続
点がそれぞれ前記Ｎ形領域の中の交互のＮ形領域により
定められ、かつ、前記交互の領域が共通に接続されかつ
前記ＳＣＲに接続され、かつ、前記第２接続点がそれぞ
れ前記Ｎ形領域の中の残りの領域により定められる、前
記集積回路。
【００４２】（７） 第６項記載の集積回路において、
前記本来の機能を果たす回路が入力回路構造体を有し、
かつ、前記保護構造体が前記ＳＣＲに接続された第１接
続点と前記入力回路構造体に接続された第２接続点とを
備えた別のＮ形ウエル抵抗器を有し、かつ、前記別のＮ
形ウエル抵抗器を通して前記第２接続点に向かって電流
が選択的に流れることを可能にするために前記別のＮ形
ウエル抵抗器の前記第２接続点に接続された装置と、前
記別のＮ形ウエル抵抗器の前記第１接続点および前記第
２接続点が前記Ｎ形ウエルの中の１対の別の比較的多量
の不純物が添加されたＮ形領域によりそれぞれが定めら
れる、前記集積回路。
前記本来の機能を果たす回路が入力回路構造体を有し、
かつ、前記保護構造体が前記ＳＣＲに接続された第１接
続点と前記入力回路構造体に接続された第２接続点とを
備えた別のＮ形ウエル抵抗器を有し、かつ、前記別のＮ
形ウエル抵抗器を通して前記第２接続点に向かって電流
が選択的に流れることを可能にするために前記別のＮ形
ウエル抵抗器の前記第２接続点に接続された装置と、前
記別のＮ形ウエル抵抗器の前記第１接続点および前記第
２接続点が前記Ｎ形ウエルの中の１対の別の比較的多量
の不純物が添加されたＮ形領域によりそれぞれが定めら
れる、前記集積回路。
【００４３】（８） 第７項記載の集積回路において、
電流が流れるのを可能にする前記装置がフィールド・プ
レーテッド・ダイオードである、前記集積回路。
電流が流れるのを可能にする前記装置がフィールド・プ
レーテッド・ダイオードである、前記集積回路。
【００４４】（９） 第７項記載の集積回路において、
前記ＳＣＲが、第１導電形を有する比較的少量の不純物
が添加された基板と、前記基板の中に配置されかつ第２
導電形を有する比較的少量の不純物が添加された第１領
域と、前記第１領域の中に配置されかつ前記第１導電形
を有する比較的多量の不純物が添加された第２領域と、
前記基板の中に配置されているがしかし前記第１領域の
外側に配置された比較的多量の不純物が添加された第３
領域と、を有し、かつ、前記第３領域が前記第２導電形
を有しかつ前記第１領域および前記第２領域から横方向
に離れており、かつ、前記第１領域が前記基板の中に侵
入する深さを有し、かつ、前記第１領域および前記基板
が前記第２領域と前記第３領域との間に横方向に配置さ
れた界面に沿って相互に隣接し、かつ、前記第２領域お
よび前記第３領域のおのおのが前記第１領域の前記深さ
にほぼ等しい距離だけ前記界面から横方向に離れてい
る、前記集積回路。
前記ＳＣＲが、第１導電形を有する比較的少量の不純物
が添加された基板と、前記基板の中に配置されかつ第２
導電形を有する比較的少量の不純物が添加された第１領
域と、前記第１領域の中に配置されかつ前記第１導電形
を有する比較的多量の不純物が添加された第２領域と、
前記基板の中に配置されているがしかし前記第１領域の
外側に配置された比較的多量の不純物が添加された第３
領域と、を有し、かつ、前記第３領域が前記第２導電形
を有しかつ前記第１領域および前記第２領域から横方向
に離れており、かつ、前記第１領域が前記基板の中に侵
入する深さを有し、かつ、前記第１領域および前記基板
が前記第２領域と前記第３領域との間に横方向に配置さ
れた界面に沿って相互に隣接し、かつ、前記第２領域お
よび前記第３領域のおのおのが前記第１領域の前記深さ
にほぼ等しい距離だけ前記界面から横方向に離れてい
る、前記集積回路。
【００４５】（１０） 第１項記載の集積回路におい
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
【００４６】（１１） 出力回路構造体と、前記出力回
路構造体を静電気放電から保護するために前記出力回路
構造体に接続され、かつ、ＳＣＲと前記ＳＣＲと前記出
力回路構造体との間に直列に接続された抵抗器と、を有
する、保護構造体と、を有する、静電気放電保護特性を
備えた、集積回路。
路構造体を静電気放電から保護するために前記出力回路
構造体に接続され、かつ、ＳＣＲと前記ＳＣＲと前記出
力回路構造体との間に直列に接続された抵抗器と、を有
する、保護構造体と、を有する、静電気放電保護特性を
備えた、集積回路。
【００４７】（１２） 第１１項記載の集積回路におい
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
【００４８】（１３） 第１１項記載の集積回路におい
て、入力構造体を有し、かつ、前記保護構造体が前記Ｓ
ＣＲと前記入力構造体との間に直列に接続された別の抵
抗器を有し、かつ、前記別の抵抗器を通して前記入力構
造体へ電流が選択的に流れることを可能にするために前
記別の抵抗器に接続された装置を有する、前記集積回
路。
て、入力構造体を有し、かつ、前記保護構造体が前記Ｓ
ＣＲと前記入力構造体との間に直列に接続された別の抵
抗器を有し、かつ、前記別の抵抗器を通して前記入力構
造体へ電流が選択的に流れることを可能にするために前
記別の抵抗器に接続された装置を有する、前記集積回
路。
【００４９】（１４） 第１３項記載の集積回路におい
て、電流が流れるのを可能にする前記装置がフィールド
・プレーテッド・ダイオードである、前記集積回路。
て、電流が流れるのを可能にする前記装置がフィールド
・プレーテッド・ダイオードである、前記集積回路。
【００５０】（１５） 第１１項記載の集積回路におい
て、前記出力回路が複数個の出力部品を有し、かつ、前
記保護構造体が複数個の抵抗器を有し、かつ、前記抵抗
器のおのおのが前記ＳＣＲに接続された第１接続点と前
記出力部品のそれぞれに接続された第２接続点とを有
し、それにより、前記抵抗器のおのおのがそれぞれの前
記出力部品に独自に付随し、かつ、それぞれの前記出力
部品と前記ＳＣＲとの間に特定の抵抗的接続体が得られ
る、前記集積回路。
て、前記出力回路が複数個の出力部品を有し、かつ、前
記保護構造体が複数個の抵抗器を有し、かつ、前記抵抗
器のおのおのが前記ＳＣＲに接続された第１接続点と前
記出力部品のそれぞれに接続された第２接続点とを有
し、それにより、前記抵抗器のおのおのがそれぞれの前
記出力部品に独自に付随し、かつ、それぞれの前記出力
部品と前記ＳＣＲとの間に特定の抵抗的接続体が得られ
る、前記集積回路。
【００５１】（１６） 第１５項記載の集積回路におい
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
【００５２】（１７） ＳＣＲと、前記ＳＣＲに接続さ
れた第１接続点と、静電気に敏感な回路に接続可能であ
る第１接続点と、Ｐ形基板の中のＮ形ウエル抵抗器およ
びＮ形基板の中のＰ形ウエル抵抗器の１つと、を有す
る、抵抗器構成体と、を有する、静電気に敏感な電気回
路を静電気放電から保護するための保護構造体。
れた第１接続点と、静電気に敏感な回路に接続可能であ
る第１接続点と、Ｐ形基板の中のＮ形ウエル抵抗器およ
びＮ形基板の中のＰ形ウエル抵抗器の１つと、を有す
る、抵抗器構成体と、を有する、静電気に敏感な電気回
路を静電気放電から保護するための保護構造体。
【００５３】（１８） 第１７項記載の集積回路におい
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
て、前記ＳＣＲが、第１導電形を有する比較的少量の不
純物が添加された基板と、前記基板の中に配置されかつ
第２導電形を有する比較的少量の不純物が添加された第
１領域と、前記第１領域の中に配置されかつ前記第１導
電形を有する比較的多量の不純物が添加された第２領域
と、前記基板の中に配置されているがしかし前記第１領
域の外側に配置された比較的多量の不純物が添加された
第３領域と、を有し、かつ、前記第３領域が前記第２導
電形を有しかつ前記第１領域および前記第２領域から横
方向に離れており、かつ、前記第１領域が前記基板の中
に侵入する深さを有し、かつ、前記第１領域および前記
基板が前記第２領域と前記第３領域との間に横方向に配
置された界面に沿って相互に隣接し、かつ、前記第２領
域および前記第３領域のおのおのが前記第１領域の前記
深さにほぼ等しい距離だけ前記界面から横方向に離れて
いる、前記集積回路。
【００５４】（１９） 本来の機能を果たす回路と、前
記本来の機能を果たす回路を静電気放電から保護するた
めに前記本来の機能を果たす回路に接続され、かつ、Ｓ
ＣＲと、前記ＳＣＲと前記本来の機能を果たす回路との
間に直列に接続された抵抗器構成体と、を有し、かつ、
前記抵抗器構成体がＰ形基板の中のＮ形ウエル抵抗器お
よびＮ形基板の中のＰ形ウエル抵抗器の１つとを有す
る、保護構造体と、を有する、静電気放電保護特性を備
えた、集積回路。
記本来の機能を果たす回路を静電気放電から保護するた
めに前記本来の機能を果たす回路に接続され、かつ、Ｓ
ＣＲと、前記ＳＣＲと前記本来の機能を果たす回路との
間に直列に接続された抵抗器構成体と、を有し、かつ、
前記抵抗器構成体がＰ形基板の中のＮ形ウエル抵抗器お
よびＮ形基板の中のＰ形ウエル抵抗器の１つとを有す
る、保護構造体と、を有する、静電気放電保護特性を備
えた、集積回路。
【００５５】（２０） 静電気的に敏感な電気回路をＥ
ＳＤから保護するための保護回路が、ＳＣＲと、前記Ｓ
ＣＲと前記静電気に敏感な電気回路との間に接続可能で
あるＮ形ウエル抵抗器またはＰ形ウエル抵抗器と、を有
する。
ＳＤから保護するための保護回路が、ＳＣＲと、前記Ｓ
ＣＲと前記静電気に敏感な電気回路との間に接続可能で
あるＮ形ウエル抵抗器またはＰ形ウエル抵抗器と、を有
する。
【図１】Ａは本発明によるＥＳＤ保護構造体を組み込ん
だ集積回路のブロック線図。Ｂは入力構造体に応用され
た図１のＥＳＤ保護構造体の図面。Ｃは出力構造体に応
用された図１のＥＳＤ保護構造体の図面。Ｄは双方向回
路構造体に応用された図１のＥＳＤ保護構造体の図面。
だ集積回路のブロック線図。Ｂは入力構造体に応用され
た図１のＥＳＤ保護構造体の図面。Ｃは出力構造体に応
用された図１のＥＳＤ保護構造体の図面。Ｄは双方向回
路構造体に応用された図１のＥＳＤ保護構造体の図面。
【図２】図１の集積回路に用いることができる先行技術
によるＳＣＲの横断面図。
によるＳＣＲの横断面図。
【図３】図２のＳＣＲの平面図。
【図４】図２のＳＣＲの等価回路図。
【図５】図１の集積回路にまた用いることができる先行
技術によるまた別のＳＣＲの横断面図。
技術によるまた別のＳＣＲの横断面図。
【図６】図５のＳＣＲの平面図。
【図７】図５のＳＣＲの等価回路図。
【図８】Ａは図１ＢのＮ形ウエル抵抗器構成体の横断面
図。Ｂは図１ＡのＮ形ウエル抵抗器構成体の横断面図。
図。Ｂは図１ＡのＮ形ウエル抵抗器構成体の横断面図。
【図９】本発明に用いられる先行技術によるＮ形ウエル
抵抗器の平面図。
抵抗器の平面図。
【図１０】保護がない場合、ＥＳＤを受けた時、従来の
出力構造体のブレークダウン・モードを示す横断面図。
出力構造体のブレークダウン・モードを示す横断面図。
１１ 本来の機能を果たす回路 １７、１９ 保護構造体 １７ ＳＣＲ １９ Ｎ形ウエル抵抗器、またはＰ形ウエル抵抗器
フロントページの続き (72)発明者 アミタバ チャッタージー アメリカ合衆国テキサス州プラノ，サンタ ナ レーン 3545 (72)発明者 トマス エル．ポルグリーン アメリカ合衆国テキサス州ダラス，ダービ ーシャー 3214
Claims (1)
- 【請求項１】 本来の機能を果たす回路と、 前記本来の機能を果たす回路を静電気放電から保護する
ために前記本来の機能を果たす回路に接続され、かつ、
シリコン制御整流器と、前記シリコン制御整流器と前記
本来の機能を果たす回路との間に直列に接続されたＮ形
ウエル抵抗器とを備えた、保護構造体と、 を有する、静電気放電保護特性を備えた、集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87625692A | 1992-04-30 | 1992-04-30 | |
| US876256 | 1992-04-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283673A true JPH06283673A (ja) | 1994-10-07 |
Family
ID=25367288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5103294A Pending JPH06283673A (ja) | 1992-04-30 | 1993-04-28 | 静電気放電保護構造体 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0568341A2 (ja) |
| JP (1) | JPH06283673A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2703849B1 (fr) * | 1993-04-09 | 1995-06-23 | Matra Mhs | Dispositif de protection contre les decharges electrostatiques pour circuits integres. |
| US5728612A (en) * | 1996-07-19 | 1998-03-17 | Lsi Logic Corporation | Method for forming minimum area structures for sub-micron CMOS ESD protection in integrated circuit structures without extra implant and mask steps, and articles formed thereby |
| GB2334633B (en) * | 1998-02-21 | 2002-09-25 | Mitel Corp | Low leakage electrostatic discharge protection system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527213A (en) * | 1981-11-27 | 1985-07-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor integrated circuit device with circuits for protecting an input section against an external surge |
| US4987465A (en) * | 1987-01-29 | 1991-01-22 | Advanced Micro Devices, Inc. | Electro-static discharge protection device for CMOS integrated circuit inputs |
| US4802054A (en) * | 1987-03-13 | 1989-01-31 | Motorola, Inc. | Input protection for an integrated circuit |
| US4896243A (en) * | 1988-12-20 | 1990-01-23 | Texas Instruments Incorporated | Efficient ESD input protection scheme |
-
1993
- 1993-04-28 JP JP5103294A patent/JPH06283673A/ja active Pending
- 1993-04-28 EP EP93303316A patent/EP0568341A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0568341A3 (ja) | 1994-01-05 |
| EP0568341A2 (en) | 1993-11-03 |
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