KR20120103451A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20120103451A
KR20120103451A KR1020120019270A KR20120019270A KR20120103451A KR 20120103451 A KR20120103451 A KR 20120103451A KR 1020120019270 A KR1020120019270 A KR 1020120019270A KR 20120019270 A KR20120019270 A KR 20120019270A KR 20120103451 A KR20120103451 A KR 20120103451A
Authority
KR
South Korea
Prior art keywords
dummy
resistance element
resistance
dummy diffusion
diffusion layers
Prior art date
Application number
KR1020120019270A
Other languages
English (en)
Other versions
KR101904544B1 (ko
Inventor
유키오 타카하시
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20120103451A publication Critical patent/KR20120103451A/ko
Application granted granted Critical
Publication of KR101904544B1 publication Critical patent/KR101904544B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 신뢰성을 확보한다.
기판과, 기판에 매립되며, 복수의 개구부를 가지는 절연막과, 복수의 개구부 내에 위치하는 기판에 설치된 복수의 더미 확산층(20)과, 저항 소자 형성 영역(40)에 있어서, 평면시에서 더미 확산층(20)과 중첩하지 않도록 절연막 위에 설치되며, 또한 제1 방향으로 연신하는 복수의 저항 소자(10)과, 저항 소자 형성 영역(40)에 있어서, 절연막 위 및 더미 확산층(20) 위에 설치되며, 또한 제1 방향으로 연신하는 복수의 더미 저항 소자(12)를 구비하며, 더미 저항 소자(12)는, 평면시에서, 제1 방향과 기판에 수평인 면 내에 있어서 수직인 제2 방향으로 늘어서는 적어도 2개의 더미 확산층(20)과 중첩하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 저항 소자를 가지는 반도체 장치에 관한 것이다.
반도체 장치에는, 복수의 저항 소자가 형성되는 경우가 있다. 예를 들면, 특허문헌 1에 기재된 기술은, 복수의 가변 저항 소자를 가지는 반도체 기억장치에 관한 것이다. 구체적으로는, 복수의 가변 저항 소자가 형성되어 있는 메모리 영역에, 더미 소자(dummy element)를 형성한다는 것이다. 이에 의해, 가변 저항 소자의 특성 불균일을 저감 할 수 있다고 기재되어 있다.
또한, 예를 들면, 특허문헌 2에 기재된 기술은, 반도체 기판 위의 소자 분리막 위에 형성된 폴리 저항을 가지는 반도체 장치에 관한 것이다. 구체적으로는, 저항 소자와 근접하는 위치에 활성 영역을 형성함으로써, 소자 분리막에 있어서 발생하는 디싱 현상(dishing phenomenon)을 억제할 수 있다고 기재되어 있다. 디싱 현상이란, 소자 분리막을 CMP(Chemical Mechanical Polishing)법에 의해 평탄화할 때에, 소자 분리막의 중앙부에 있어서 오목부가 발생해 버린다고 하는 것이다.
특허문헌 1: 일본국 특허공개공보 2010-219098호 특허문헌 2: 일본국 특허공개공보 2002-261244호
반도체 장치에 설치된 저항 소자는, 반도체 기판과 절연 분리하기 위해, 반도체 기판에 설치된 소자 분리막 위에 형성되는 일이 있다. 소자 분리막은, 예를 들면, 반도체 기판을 에칭하여 형성한 홈 안에, CVD(Chemical Vapor Deposition)법등을 이용하여 절연막을 매립하고, 이것을 CMP법에 의해 연마함으로써 형성된다.
그러나, 소자 분리막에는, 디싱 현상에 의해, 중앙 부분에 함몰이 발생해 버리는 경우가 있다. 디싱 현상이 발생하면, 소자 분리막 위에 형성되는 저항 소자의 가공 형상에 불균일이 발생하기 때문에, 저항망 전체의 저항 정도가 큰폭으로 저하해 버린다.
또한, 소자 분리막을 매립하는 홈을 형성하기 위해서 반도체 기판을 에칭하는 공정에 있어서, 반도체 기판이 충분히 에칭되지 않아, 반도체 기판의 홈 내에 에칭 잔여가 발생해 버리는 경우가 있다. 이 에칭 잔여가 생기면, 홈 내에 매립된 소자 분리막 위로 반도체 기판이 노출되어, 소자 분리막 위에 형성된 저항 소자와 반도체 기판의 사이에 쇼트가 발생해 버리는 일이 있었다. 이와 같이, 반도체 장치의 신뢰성을 확보하는 것은 곤란해지고 있었다.
본 발명에 의하면, 기판과, 상기 기판에 매립되며, 복수의 개구부를 가지는 절연막과, 상기 복수의 개구부 내에 위치하는 상기 기판에 설치된 복수의 더미 확산층과, 저항 소자 형성 영역에 있어서, 평면시에서 상기 더미 확산층과 중첩하지 않도록 상기 절연막 위에 설치되며, 또한 제1 방향으로 연신하는 복수의 저항 소자와, 상기 저항 소자 형성 영역에 있어서, 상기 절연막 위 및 상기 더미 확산층 위에 설치되며, 또한 상기 제1 방향으로 연신하는 복수의 더미 저항 소자를 구비하며, 상기 더미 저항 소자는, 평면시에서, 상기 제1 방향과 상기 기판에 수평인 면 내에 있어서 수직인 제2 방향으로 늘어서는 적어도 2개의 상기 더미 확산층과 중첩하고 있는 반도체 장치가 제공된다.
본 발명에 의하면, 기판에는 복수의 더미 확산층이 설치되어 있다. 또한, 저항 소자 형성 영역에 설치된 더미 저항 소자는, 평면시에서 제1 방향과 기판에 수평인 면 내에 있어서 수직인 제2 방향으로 늘어서는 적어도 2개의 더미 확산층과 중첩하고 있다. 이에 의해, 절연막이 형성되는 영역은 축소된다. 이 때문에, 절연막형성에 있어서의 제조 조건의 불균일을 억제할 수 있다. 따라서, 디싱 현상의 발생을 억제할 수 있다.
또한, 본 발명자는, 반도체 기판의 에칭 시에, 더미 확산층으로서 반도체 기판을 남기는 부분이 균일하게 배치되는 경우에, 반도체 기판의 홈 내에 있어서의 에칭 잔여의 발생이 저감하는 것을 발견하였다. 본 발명에 의하면, 더미 저항 소자와 중첩하는 영역에 있어서, 제2 방향으로 늘어서는 적어도 2개의 더미 확산층을 가지고 있다. 이 때문에, 예를 들면 더미 저항 소자 아래에 하나의 더미 확산층을 설치하는 경우와 비교하여, 더미 확산층이 균일하게 배치되게 된다. 따라서, 반도체 기판의 홈 내에 있어서의 에칭 잔여의 발생을 저감할 수 있다. 따라서, 반도체 장치의 신뢰성을 확보할 수 있다.
본 발명에 의하면, 반도체 장치의 신뢰성을 확보할 수 있다.
도 1은, 제1의 실시형태에 관련되는 반도체 장치를 나타내는 평면도이다.
도 2는, 도 1에 나타내는 반도체 장치를 나타내는 단면도이다.
도 3은, 비교예에 관련되는 반도체 장치를 나타내는 단면도이다.
도 4는, 256계조(階調)의 소스 드라이버 IC의 감마 저항을 나타내는 도이다.
도 5는, 256계조의 소스 드라이버 IC의 감마 특성을 나타내는 그래프이다.
도 6은, 제2의 실시형태에 관련되는 반도체 장치를 나타내는 평면도이다.
도 7은, 제3의 실시형태에 관련되는 반도체 장치를 나타내는 단면도이다.
도 8은, 도 7에 나타내는 반도체 장치를 나타내는 회로도이다.
도 9는, 더미 확산층의 최소 간격에 대한 디싱 최대량과 저항비 정밀도의 관계를 나타내는 그래프이다.
도 10은, 더미 저항 소자와 더미 확산층의 중첩량에 대한 디싱 최대량과 저항비 정밀도의 관계를 나타내는 그래프이다.
도 11은, 도 10에 있어서의 더미 저항 소자와 더미 확산층의 중첩량을 설명하는 도이다.
도 12는, 도 7에 나타내는 반도체 장치의 변형예에 관련되는 반도체 장치를 나타내는 평면도이다.
도 13은, 제4의 실시형태에 관련되는 반도체 장치를 나타내는 평면도이다.
이하, 본 발명의 실시의 형태에 관하여, 도면을 이용해서 설명한다. 또한, 모든 도면에 있어서, 동일한 구성요소에는 같은 부호를 부여하여, 적당히 설명을 생략한다.
도 1은, 제1의 실시형태에 관련되는 반도체 장치(100)를 나타내는 평면도이며, 반도체 장치(100)의 구성을 모식적으로 나타내고 있다. 또한, 도 2는, 도 1에 나타내는 반도체 장치(100)를 나타내는 단면도이다. 본 실시형태에 관련되는 반도체 장치(100)는, 기판(28)과, 소자 분리막(22)과, 복수의 더미 확산층(20)과, 복수의 저항 소자(10)와, 복수의 더미 저항 소자(12)를 구비하고 있다. 복수의 저항 소자(10)는, 소스 드라이버 IC에 있어서, 디지탈 신호를 아날로그 신호로 변환하는 DAC(Digital Analog Converter) 회로를 구성하는 감마 저항군이다.
소자 분리막(22)은, 기판(28)에 매립되어 있다. 또한, 소자 분리막(22)은, 복수의 개구부(26)를 가지고 있다. 복수의 더미 확산층(20)은, 소자 분리막(22)이 가지는 복수의 개구부(26) 내에 위치하는 기판(28)에 설치되어 있다. 복수의 저항 소자(10)는, 저항 소자 형성 영역(40)에 있어서, 평면시에서 더미 확산층(20)과 중첩하지 않도록 소자 분리막(22) 위에 설치되어 있다. 복수의 더미 저항 소자(12)는, 저항 소자 형성 영역(40)에 있어서, 소자 분리막(22) 위 및 더미 확산층(20) 위에 설치되어 있다. 저항 소자(10) 및 더미 저항 소자(12)는, 제1 방향으로 연신하고 있다. 더미 저항 소자(12)는, 평면시에서, 제1 방향과 기판(28)에 수평인 면 내에 있어서 수직인 제2 방향으로 늘어서는 적어도 2개의 더미 확산층(20)과 중첩하고 있다. 또한, 도 1에 있어서, 제1 방향이란 도면 중의 상하 방향을 나타낸다. 또한, 도 1에 있어서, 제2 방향이란 도면 중의 좌우 방향을 나타낸다. 후술하는 도 6, 7, 12, 13에 있어서도 마찬가지이다. 이하, 반도체 장치(100)의 구성에 관하여, 상세하게 설명한다.
저항 소자(10)는, 예를 들면 저항 소자 형성 영역(40) 중에 255개 형성되어, 감마 저항 어레이를 구성하고 있다. 이 경우에는, 256계조(8bit)의 소스 드라이버 IC를 실현할 수 있다. 도 4는, 256계조의 소스 드라이버 IC의 감마 저항을 나타내는 도이다. 도 4에 나타내는 바와 같이, 저항 소자(10)는, 감마 저항(RX)로서 기능하며, 감마 저항 어레이를 구성한다. 소스 드라이버 IC에는, 공통 전압(common voltage)에 대해서 액정의 열화를 억제하기 위해서 플러스와 마이너스의 전압을 교대로 인가(교류 전압을 인가)할 필요가 있다. 이 때문에, 감마 저항 어레이는, 정극 및 부극의 각각에 설치된다.
도 4에 나타내는 바와 같이, 저항 소자(10)가 256계조(階調, 농도의 단계) 소스 드라이버 IC의 감마 저항 어레이를 구성하는 경우, 복수의 저항 소자(10)를 가지는 저항 소자 형성 영역(40)의 크기는, 예를 들면 200㎛×400㎛ 정도가 된다. 또한, 저항 분할수가 증대함으로써, 고정밀도의 저항비 정밀도가 필요하게 된다. 도 4에 나타내는 소스 드라이버 IC에 있어서는, 예를 들면 액정 구동 전압 18V에 대해, 약 15mV 이하의 고정밀의 저항비 정밀도가 요구된다.
도 5는, 256계조 소스 드라이버 IC의 감마 특성을 나타내는 그래프이다. 도 5에 나타내는 바와 같이, 소스 드라이버 IC를 이용한 액정 디스플레이는, 소스 드라이버 IC로의 입력 전압의 상승에 대하여, 표시 휘도(밝기)가 정비례적이지 않고, 곡선적으로 상승한다고 하는 특성을 가진다. 이러한 곡선적인 조종(釣鐘) 모양의 커브를 가지는 특징에서, 감마 저항(RX)인 저항 소자(10)는, 수 Ω에서 수 kΩ까지의 여러가지 저항값으로 설계된다.
또한, 도 1에 나타내는 바와 같이, 복수의 저항 소자(10)을 가지는 소스 드라이버 IC의 감마 특성을 미조정(微調整)하기 위해, 외부로부터 전압을 입력하기 위한, 감마 입력 전원(34)이 설치되어 있다. 감마 입력 전원(34)은, VX로 표시되며, 예를 들면 도 4에 나타내는 바와 같이, 정극측에 V1~V11, 부극측에 V12~V22까지 설치된다.
도 1에 나타내는 바와 같이, 복수의 저항 소자(10)는, 상기 제2 방향에 있어서 동일한 폭을 가지도록 형성되어 있으며, 예를 들면 2㎛ 이상 4㎛ 이하의 폭을 갖는다. 또한, 상기 제1 방향에 있어서의 길이에 관해서는, 적당히 변경할 수 있다. 이에 의해, 저항 소자(10)의 저항값이 복수 종류로 설계되는 경우에 있어서도, 저항 소자(10)의 길이를 변경함으로써 저항값을 조정할 수 있다. 이러한 구성으로 함으로서, 각 저항 소자를 동일한 길이 및 폭을 가지는 유닛 저항으로서 형성하는 경우와 비교하여, 저항 소자의 수를 저감할 수 있다. 이에 의해, 저항 소자끼리를 접속하기 위한 저항 확장 영역이나, 저항 소자끼리를 접속하는 배선을 형성할 필요가 없어져, 저항 소자 형성 영역의 면적을 저감할 수 있다. 또한, 저항 소자간을 접속하는 배선이 가지는 저항 성분의 영향을 억제할 수도 있으며, 저항비 정밀도를 양호한 것으로 할 수 있다.
또한, 도 1에 나타내는 바와 같이, 저항 소자(10)는, 콘택트(50)를 가지고 있다. 복수의 저항 소자(10)는, 콘택트(50) 및 배선(30)을 통해 서로, 및 내부 회로에 접속되어 있다. 또한, 저항 소자(10)는, 콘택트(50)를 통해, 전원 배선(32) 및 전원 단자(52)와 접속하고 있다. 각 감마 입력 전원(34)은, 전원 배선(32) 및 전원 단자(52)를 통해 저항 소자(10)에 전압을 인가한다. 전원 배선(32) 및 전원 단자(52)는 각각 복수 설치되어 있으며, 그들에 접속하는 각 감마 입력 전원(34)에 적절한 전압을 인가함으로써, 감마 특성을 미조정하여, 도 5에 나타내는 이상적인 감마 특성을 실현할 수 있다.
전원 단자(52)와 저항 소자(10)을 접속하는 전원 배선(32)은, 저항 분할비에의 영향을 없애기 위해, 수 10mΩ 이하의 저항을 가지도록 설계할 필요가 있다. 이 때문에, 감마 입력 전원(34)에 접속되는 저항 소자(10)는, 전원 단자(52)에 가장 가까운, 저항 소자 형성 영역(40)의 옆측에 가로로 나란하게 배치된다. 이에 의해, 전원 배선(32)의 길이를 짧게 할 수 있어, 전원 배선(32)의 저항값이 상승해 버리는 것을 방지할 수 있다.
더미 저항 소자(12)란, 저항 소자 형성 영역(40)에 형성되어 있는 저항 소자군 중, 콘택트(50)를 가지지 않은 것을 나타내고 있다. 즉, 더미 저항 소자(12)는, 다른 저항 소자(10) 등과 접속되어 있지 않다. 저항 소자 형성 영역(40)에 설치된 더미 저항 소자(12)는, 저항 소자(10)의 제조 조건을 균일하게 하여, 저항 소자(10)의 저항비 정밀도를 확보하기 위한 기능을 가진다. 도 1에 나타내는 바와 같이, 각 감마 입력 전원(34) 사이에 있어서의 저항 소자군의 길이 L은, 감마 입력 전원(34)마다 다르다. 각 감마 입력 전원(34)간에 있어서의 저항 소자군의 길이가 다르면, 각 저항 소자(10)의 제조 조건에 분균일이 발생하여, 저항 소자(10)의 저항비 정밀도를 확보할 수 없는 경우가 있다. 이 때문에, 더미 저항 소자(12)를 설치함으로써, 저항 소자군의 길이를 조정하여, 저항 소자(10)의 제조 조건에 불균일이 발생하는 것을 억제한다. 또한, 도 1에 나타내는 바와 같이, 저항 소자(10) 및 더미 저항 소자(12)로 이루어지는 저항 소자군의 외측에 더미 저항 소자(12)를 설치하고 있다. 한쪽만이 다른 저항 소자(10) 또는 더미 저항 소자(12)와 인접하는 경우와, 양측에 있어서 다른 저항 소자(10) 또는 더미 저항 소자(12)와 인접하는 경우에서는, 저항 소자(10)의 제조 조건은 다르다. 저항 소자군의 외측에 더미 저항 소자(12)를 설치함으로써, 복수의 저항 소자(10) 중 어느 하나는 양측에 있어서 다른 저항 소자(10) 또는 더미 저항 소자(12)와 인접한다. 이와 같이 하여, 저항 소자(10)의 제조 조건에 불균일이 발생하는 것이 억제된다. 이와 같이, 더미 저항 소자(12)를 형성함으로써, 저항 소자(10)의 저항비 정밀도를 양호한 것으로 할 수 있다.
더미 저항 소자(12)는, 평면시에서, 제2 방향으로 늘어서는 2개의 더미 확산층(20)과 중첩하고 있다. 또한, 더미 저항 소자(12)는, 평면시에서, 제1 방향으로 늘어서는 적어도 2개의 더미 확산층(20)과 중첩하고 있다. 더미 확산층(20)이, 더미 저항 소자(12)와 중첩하는 영역에 있어서, 복수로 분리하여 설치되어 있음으로써, 복수의 더미 확산층(20)을 균일하게 배치할 수 있다.
더미 저항 소자(12)는, 상기 제2 방향에 있어서 저항 소자(10)과 동일한 폭을 가지도록 형성되어 있으며, 예를 들면 2㎛ 이상 4㎛ 이하의 폭을 가진다. 복수의 더미 저항 소자(12)가 점유하는 면적은, 예를 들면 저항 소자(10) 및 더미 저항 소자(12)에 의한 저항 소자군이 점유하는 면적의 40% 이상 60% 이하이다. 또한, 저항 소자(10) 및 더미 저항 소자(12)는, 예를 들면 폴리 실리콘에 의해서 구성된다.여기서, 인접하는 2개의 저항 소자(10) 사이의 간격, 인접하는 2개의 더미 저항 소자(12) 사이의 간격, 및 인접하는 저항 소자(10)와 더미 저항 소자(12)의 간격은, 서로 모두 동일하게 할 수 있다. 이에 의해, 저항 소자(10)의 저항비의 정밀도를 양호한 것으로 할 수 있다.
도 1에 나타내는 바와 같이, 더미 확산층(20)은, 평면시에서, 더미 저항 소자(12)와 중첩하는 영역에 위치하고 있으며, 저항 소자 형성 영역(40)의 다른 영역에는 위치하고 있지 않다. 본 실시형태의 해당 구성은, 예를 들면, 우선 저항 소자 레이아웃을 결정하고, 콘택트를 형성하지 않는 저항 소자 아래에 더미 확산층(20)을 형성하도록 설계함으로써 의해서 용이하게 실현할 수 있다. 따라서, 반도체 장치의 제조 프로그램 등의 구축이 용이해진다. 또한, 더미 확산층(20)은, 평면시에서 더미 저항 소자(12)와 중첩하는 영역에 있어서, 제2 방향으로 서로 인접하는 2개의 더미 확산층(20)의 간격이 일정해지도록 배치되어 있다. 이 때문에, 더미 확산층(20)을 균일하게 배치할 수 있다.
더미 확산층(20)은, 기판(28)의 표면에 있어서, 예를 들면 1.2㎛×1.2㎛의 정방형의 형상을 가지고 있다. 또한, 기판(28)의 표면에 있어서, 저항 소자 영역(40)에 설치되어 있는 복수의 더미 확산층(20)이 점유하는 면적은, 저항 소자 형성 영역(40)의 면적의 20% 이상 40% 이하이다. 저항 소자 형성 영역(40)에 대한 복수의 더미 확산층(20)의 면적 점유율이 20% 이상인 경우, 디싱 현상의 발생을 억제하는데 바람직하다.
더미 확산층(20)의 일부는, 저항 소자 형성 영역(40)의 외측에 위치하고 있다. 또한, 저항 소자 형성 영역(40)의 외측에 위치하는 더미 확산층(20)은, 제2 방향으로 서로 인접하는 2개의 더미 확산층(20)의 간격이 일정해지도록 배치되어 있다. 이에 의해, 디싱 현상의 발생을 억제하면서, 더미 확산층(20)을 균일하게 배치할 수 있다. 또한, 저항 소자 형성 영역(40)의 외측에 위치하는 더미 확산층(20)은, 제2 방향으로 서로 인접하는 2개의 더미 확산층(20)의 간격이, 평면시에서 더미 저항 소자(12)와 중첩하는 영역에 위치하는 서로 인접하는 두 개의 더미 확산층(20)이 가지는 간격과 동일한 간격이 되도록 배치되어 있다. 이 때문에, 더미 확산층(20)을 균일하게 배치할 수 있다. 또한, 더미 확산층(20)의 설계가 용이해진다.
다음으로, 본 실시형태의 효과를 설명한다. 도 3은, 비교예에 관련되는 반도체 장치를 나타내는 단면도이다. 기판(28)에 매립되는 소자 분리막(22)은, 예를 들면 기판(28)을 에칭하여 형성한 홈(27)에, CVD법 등을 이용하여 절연막을 매립하고, 이것을 CMP법에 의해 연마함으로써 형성된다. 이 때, 소자 분리막(22)이 형성되는 영역이 크면, 소자 분리막(22)의 각 부분에 있어서 제조 조건의 불균일이 발생한다. 예를 들면, CMP법에 의해 연마하는 공정에 있어서, 절연막의 연마 속도가 국소적으로 빨라진다. 이 때문에, 도 3에 나타내는 바와 같이, 기판(28)의 중앙 부분에 함몰이 생기는, 디싱 현상이 발생한다. 디싱 현상이 발생하면, 소자 분리막(22) 위에 형성되는 저항 소자(10)의 가공 형상에 불균일이 발생하기 때문에, 저항망 전체의 저항 정도가 큰폭으로 악화되어 버린다.
또한, 기판(28)을 에칭할 때에, 기판(28)이 충분히 에칭되지 않아, 기판(28)의 홈(27) 내에 에칭 잔여(24)가 생겨 버리는 경우가 있다. 홈(27) 내에 에칭 잔여(24)가 생기면, 홈(27) 내에 매립된 소자 분리막(22) 위에 기판(28)의 일부가 노출되어 버린다. 이 때문에, 소자 분리막(22) 위에 형성된 저항 소자(10)와, 기판(28)의 사이에서 쇼트가 발생해 버린다. 또한, 소자 분리막(22)에 디싱 현상이 발생함으로써, 소자 분리막(22)의 막두께가 얇아지기 때문에, 에칭 잔여(24)가 소자 분리막(22) 위로 노출되기 쉬워진다. 따라서, 저항 소자(10)와 기판(28)의 사이의 쇼트가 보다 발생하기 쉬워진다.
본 실시형태에 의하면, 기판(28)에는 더미 확산층(20)이 설치되어 있다. 또한, 저항 소자 형성 영역(40)에 설치된 더미 저항 소자(12)는, 평면시에서 제1 방향과 기판(28)에 수직인 제2 방향으로 늘어서는 적어도 2개의 더미 확산층(20)과 중첩하고 있다. 이에 의해, 저항 소자 형성 영역(40) 중에 있어서의, 소자 분리막(22)이 형성되는 영역은 축소된다. 이 때문에, 소자 분리막(22)의 제조에 있어서의 제조 조건의 불균일을 억제할 수 있다. 따라서, 소자 분리막(22)에 있어서 디싱 현상이 발생하는 것이 억제된다.
또한, 본 발명자는, 반도체 기판의 에칭 시에, 더미 확산층으로서 반도체 기판을 남기는 부분이 균일하게 배치되는 경우에, 반도체 기판의 홈(27) 내에 있어서의 에칭 잔여의 발생이 저감되는 것을 발견하였다. 본 발명에 의하면, 더미 저항 소자(12)와 중첩하는 영역에 있어서, 제2 방향으로 늘어서는 적어도 2개의 더미 확산층(20)을 가지고 있다. 이 때문에, 예를 들면 더미 저항 소자(12) 아래에 하나의 더미 확산층(20)을 설치하는 경우와 비교하여, 저항 소자 형성 영역(40) 내에 있어서 더미 확산층(20)을 균일하게 배치할 수 있다. 따라서, 기판(28)의 홈(27) 내에 있어서의 에칭 잔여(24)의 발생을 저감할 수 있다. 이와 같이, 반도체 장치의 신뢰성을 확보할 수 있다.
또한, 본 실시형태에 의하면, 더미 확산층(20)은, 평면시에서 저항 소자(10)와 중첩하는 영역에 형성되어 있지 않다. 이 때문에, 더미 확산층(20)과 소자 분리막(22)의 경계에 발생해 버리는 단차의 영향을 받아, 저항 소자(10)의 가공 정밀도가 악화되는 것을 억제할 수 있다. 따라서, 저항 소자(10)의 저항비 정밀도를 양호하게 유지할 수 있다.
도 6은, 제2의 실시형태에 관련되는 반도체 장치(102)를 나타내는 평면도로서, 제1의 실시형태에 관련되는 도 1에 대응하고 있다. 본 실시형태에 관련되는 반도체 장치(102)는, 인출부(18)가 설치되어 있는 점을 제외하고, 제1의 실시형태에 관련되는 반도체 장치(100)과 같다.
인출부(18)는, 저항 소자(10)로부터 제2 방향으로 돌출한 볼록부로 이루어진다. 인출부(18)의 일부에는, 콘택트(54)가 설치되고 있어, 저항 소자(10)와 내부 회로를 접속한다. 이 때문에, 저항 소자(10) 사이에 설치되며, 또한 저항 소자(10)를 내부 회로에 접속하는 배선(30)을 줄일 수 있어, 배선(30)의 저항 성분의 영향을 저감할 수 있다.
또한, 인출부(18)는, 저항 소자(10)에 흐르는 전류의 주경로로부터 벗어난 위치에 형성되어 있다. 이 때문에, 인출부(18) 위에 콘택트(54)를 형성할 때에, 전류의 주경로가 되는 부분이 에칭 등에 의한 영향을 받는 일이 없다. 이 때문에, 저항 소자(10)의 저항비 정밀도가 악화되어 버리는 것을 억제할 수 있다.
또한, 도 6에 나타내는 바와 같이, 저저항의 감마 저항군을 구성하는 저항 소자(16)에 설치되어 있는 인출부(18) 위에는, 콘택트(54)가 형성되어 있다. 이 때문에, 인출부(18)는, 감마 전극 인출부로서 기능한다. 한편, 고저항의 감마 저항을 구성하는 저항 소자(14)에 설치되어 있는 인출부(18) 위에는, 콘택트(54)가 형성되어 있지 않다. 인출부(18)는, 복수의 저항 소자(10)에 대해, 일정한 간격을 가지고 형성된다. 이것은, 복수의 저항 소자(10) 사이에 있어서의 형상의 차이에 기인하여, 저항 소자(10)의 저항비 정밀도가 악화되는 것을 억제하기 위함이다. 그러나, 고저항의 감마 저항을 구성하는 저항 소자(14)는, 인출부(18) 사이의 간격보다 긴, 일정한 길이를 필요로 하는 경우가 있다. 이 때문에, 저항 소자(14)는, 콘택트(54)를 갖지 않으며, 감마 전극 인출부로서 기능하지 않는 인출부(18)를 가지게 된다. 본 실시형태에 있어서, 저항 소자(14)에, 콘택트(54)가 형성되어 있지 않은 인출부(18)를 형성하고 있다. 이에 의해, 저항 소자(14)와 저항 소자(16)의 사이에 형상의 차이가 생기는 것을 방지한다. 따라서, 저항 소자(10)의 저항비 정밀도를 양호한 것으로 할 수 있다.
인출부(18)는, 저항 소자 형성 영역(40)에 있어서 복수 형성되어 있다. 하나의 인출부(18)와 다른 인출부(18)의 사이에는, 더미 저항 소자(12) 및 더미 확산층(20)이 형성되어 있다. 이에 의해, 저항 소자(10)의 제조 조건의 불균일을 억제할 수 있다. 또한, 저항 소자 형성 영역(40)의 면적에 대한, 복수의 더미 확산층(20)의 면적 점유율을 향상할 수 있다. 따라서, 저항 소자 형성 영역(40)에 있어서의 디싱 현상의 발생을 억제할 수 있다.
본 실시형태에 있어서도, 제1의 실시형태와 같은 효과를 얻을 수 있다.
도 7은, 제3의 실시형태에 관련되는 반도체 장치(104)를 나타내는 평면도로서, 제1의 실시형태에 관련되는 도 1에 대응하고 있다. 또한, 도 8은, 도 7에 나타내는 반도체 장치(104)를 나타내는 회로도이다. 본 실시형태에 관련되는 반도체 장치(104)는, ESD 보호 소자가 형성되어 있는 점을 제외하고, 제2의 실시형태에 관련되는 반도체 장치(102)와 같다.
소스 드라이버 IC에 있어서, 감마 입력 전원(VX)는 외부 출력 단자이다. 이 때문에, 소스 드라이버 IC를 구성하는 회로 중에는, ESD 보호 소자가 설치된다. ESD 보호 소자는, 외부로부터의 ESD(정전기) 방전으로부터 회로를 보호하기 위해서 설치된다. 본 실시형태에 있어서, 도 8에 나타내는 바와 같이, 예를 들면 감마 입력 전원(34)과 VDD 전극의 사이에는 VDD측 ESD 보호 소자가, 감마 입력 전원(34)과 VSS 전극과의 사이에는 VSS측 ESD 보호 소자가 설치되어 있다.
또한, 본 실시형태에 있어서, 감마 입력 전원(34)과 내부 회로의 사이에는, ESD 보호 저항(RESD)으로서 기능하는 저항 소자(62)가 설치되어 있다. ESD 보호 저항(RESD)을, 감마 입력 전원(VX)과 감마 저항(RX)의 사이에 형성하면, 감마 입력 전원(VX)과 감마 저항(RX)의 사이에 전압강하가 발생하여, 저항 분할비에 오차가 생겨 버린다. 이 때문에, 도 8에 나타내는 바와 같이, ESD 보호 저항(RESD)으로서 기능하는 저항 소자(62)는, 감마 저항(RX)으로서 기능하는 저항 소자(60)와 내부 회로의 사이에 형성된다. 여기서, 감마 저항(RX)은, ESD 보호 소자로서 기여할 수 있다. 즉, 도 8에 나타내는 바와 같이, 감마 입력 전원(34)과 내부 회로의 사이에 위치하는 저항 소자(60)와 저항 소자(62)가, ESD 보호 저항(80)으로서 기능하게 된다. 이 때문에, 감마 입력 전원(34)과 각 내부 회로의 사이에 위치하는, 감마 저항(RX)로서 기능하는 저항 소자(60)의 저항값이, ESD 보호 저항으로서 필요한 값 이상인 경우에는, 감마 입력 전원(34)과 내부 회로의 사이에는, 저항 소자(62)는 형성되지 않게 된다.
도 7에 나타내는 바와 같이, 저항 소자 형성 영역(40)에 설치되어 있는 복수의 저항 소자(10)는, 감마 저항(RX)로서의 저항 소자(60)와, ESD 보호 저항(RESD)로서의 저항 소자(62)를 구성한다. 저항 소자(62)의 배치는, 저항 소자(60)의 저항비에는 영향을 주지 않는다. 이 때문에, 저항 소자(62)는, 저항 소자 형성 영역(40) 내의 임의의 위치에 배치할 수 있다. 이에 의해, 저항 소자(62)와 저항 소자(60)의 빈 공간에 배치되는 더미 저항 소자(12)를, 일정한 자유도를 가지고 저항 소자 형성 영역(40) 내에 배치하는 것이 가능해진다. 따라서, 저항 소자 형성 영역(40)내에 있어서의, 수 ㎛각의 소면적으로 분할된 복수의 영역에 관하여, 더미 확산층(20)의 면적 점유율을 평준화할 수 있다. 따라서, 디싱 현상을 억제하는 것이 가능해진다.
도 9는, 더미 확산층의 최소 간격에 대한 디싱 최대량과 저항비 정밀도의 관계를 나타내는 그래프이다. 여기서, 도 9에 있어서의 더미 확산층의 최소 간격은, 웨이퍼 표면의 더미 확산층이 배치되어 있지 않은 영역을 복수의 직사각형 형상으로 분할하여, 각 직사각형 형상에 있어서의 최소 방향(X방향 또는 Y방향)의 길이 중, 최대의 것으로 정의된다. 도 9에서는, 본 실시형태에 관련되는 반도체 장치(104), 및 비교예에 관련되는 반도체 장치에 있어서의, 디싱 최대량 및 저항비 정밀도를 나타내고 있다. 또한, 도 9에 있어서의 저항비 정밀도는, 저항 소자 형성 영역(40)에 설치된 복수의 저항 소자(10)로 이루어지는 총감마 저항의 양단에, 18V의 전압을 인가한 상태에서 저항비 정밀도(mV)를 나타내고 있다.
비교예에 관련되는 반도체 장치(미도시)는, 저항 소자 형성 영역(40) 내에 더미 확산층(20)을 설치하지 않은 점을 제외하고, 본 실시형태에 관련되는 반도체 장치(104)와 같은 구성을 가진다. 비교예에 있어서, 더미 확산층(20)의 최소 간격 XAA는, 저항 소자 형성 영역(40)의 외측에 위치하는 더미 확산층(20)에 의해서 정의된다. 이 때, XAA는, 170㎛ 정도이다. 이 때문에, 소자 분리막(22)을 형성하는 영역은 커지고, 디싱 최대량은, 1000Å 정도의 큰 값을 가지게 된다. 이에 수반하여, 저항비 정밀도는, 20mV 정도의 큰 값을 가지게 된다.
한편, 본 실시형태에 관련되는 반도체 장치(104)는, 저항 소자 형성 영역(40) 내에 더미 확산층(20)이 설치되어 있다. 본 실시형태에 관련되는 반도체 장치(104)에 있어서, 더미 확산층(20)의 최소 간격은, 30㎛ 정도가 된다. 이와 같이, 본 실시형태에 있어서의 더미 확산층(20)의 최소 간격은, 상술한 비교예와 비교해서, 1/6 정도의 값을 취한다. 또한, 저항 소자 형성 영역(40)에 대한 더미 확산층(20)의 면적 점유율은, 30% 정도까지 향상한다. 이 때문에, 소자 분리막(22)을 형성하는 영역은 작아지고, 디싱 최대량은, 100Å 정도까지 저감한다. 또한, 저항비 정밀도도, 10mV 정도로 양호한 값을 취한다.
도 10은, 더미 저항 소자와 더미 확산층의 중첩량에 대한 디싱 최대량과 저항비 정밀도의 관계를 나타내는 그래프이다. 도 11은, 도 10에 있어서의 더미 저항 소자와 더미 확산층의 중첩량을 설명하는 도이다. 도 10에 있어서의 더미 저항 소자와 더미 확산층의 중첩량 X는, 도 11에 나타내는 바와 같이, 더미 확산층(20)이 평면시에서 더미 저항 소자(12)의 안쪽에 위치하고 있으며, 또한 더미 확산층(20)의 가장자리가 더미 저항 소자(12)의 가장자리와 중첩하고 있는 경우를 0으로 한다. 그리고, 더미 확산층(20)이, 더미 저항 소자(12)의 가장자리로부터 더미 저항 소자(12)의 외측으로 향할수록, 중첩량 X는 감소한다. 또한, 더미 확산층(20)이, 더미 저항 소자(12)의 가장자리로부터 더미 저항 소자(12)의 안쪽으로 향할수록, 중첩량 X는 증대한다.
더미 저항 소자와 더미 확산층의 중첩량 X가 감소하면, 상술한 더미 확산층의 최소 간격 XAA는 감소한다. 이에 의해, 저항 소자 형성 영역(40)에 대한 더미 확산층(20)의 면적 점유율은 향상하고, 디싱 최대량은 감소한다. 한편, 더미 저항 소자(12)의 가장자리가 더미 확산층(20) 위에 중첩되게 되기 때문에, 더미 저항 소자(12)의 가공 정밀도가 악화되어 버린다. 더미 저항 소자(12)에 있어서의 가공 정밀도의 악화는, 더미 저항 소자(12)와 인접하는 저항 소자(10)의 가공 정밀도에도 영향을 준다. 이 때문에, 저항 소자(10)의 막두께에 불균일이 생기거나, 저항 소자(10)의 제조에 있어서의 에칭시의 가공 정도가 악화되거나 하여, 저항 소자(10)의 저항비 정밀도는 악화된다. 이에 대해, 더미 저항 소자와 더미 더미 확산층의 중첩량 X가 증대하면, 상술한 더미 확산층의 최소 간격 XAA는 증대한다. 이 때문에, 디싱 최대량이 증대하는 한편, 저항 소자(10)의 저항비 정밀도는 양호해진다.
본 실시형태에 관련되는 반도체 장치(104)에 있어서, 더미 저항 소자와 더미 확산층의 중첩량 X는, 0.4㎛이다. 도 10에 나타내는 바와 같이, 더미 저항 소자와 더미 확산층의 중첩량 X가 0.3㎛ 이상인 경우에, 저항비 정밀도는 안정되어 있다. 한편, 저항 소자(10)의 제조에 있어서, 에칭시의 가공 정밀도의 불균일이 0.1㎛ 정도 생긴다. 이 때문에, 더미 저항 소자와 더미 확산층의 중첩량 X를 0.4㎛로 함으로써, 10mV 정도의 안정된 저항비 정밀도를 실현하면서, 디싱 최대량을 억제할 수 있다. 또한, LCD 소스 드라이버 IC에 있어서, 저항비 정밀도가 약 15mV 이하인 경우에, 화상 불균일이 눈으로 확인되지 않는 레벨이 된다. 따라서, 본 실시형태에 의하면, 저항비 정밀도를 10mV 정도로 할 수 있어, 고정밀 LCD 소스 드라이버 IC를 실현할 수 있다. 또한, 더미 저항 소자와 더미 확산층의 중첩량 X는, 디싱 현상의 발생의 억제나, 저항비 정밀도의 향상, 기판의 에칭시에 있어서의 에칭 잔여의 발생의 억제 등을 고려하여, 최적의 값을 취하도록 적당히 설계할 수 있다.
본 실시형태에 있어서도, 제1의 실시형태와 같은 효과를 얻을 수 있다.
도 12는, 도 7에 나타내는 반도체 장치(104)의 변형예에 관련되는 반도체 장치(106)을 나타내는 평면도이다. 반도체 장치(106)는, 더미 저항 소자(12)와 중첩하는 영역에 설치되는 더미 확산층(20)이 제1 방향 및 제2 방향에 있어서 서로 분리되어 있지 않는 것을 제외하고, 반도체 장치(104)로 같은 구성을 가진다. 제3의 실시형태에 관련되는 반도체 장치(104)는, 반도체 장치(106)과 같은 구성을 가지고 있어도 된다.
도 13은, 제4의 실시형태에 관련되는 반도체 장치(108)를 나타내는 평면도로서, 제3의 실시형태에 관련되는 도 7에 대응하고 있다. 본 실시형태에 관련되는 반도체 장치(108)는, 더미 확산층(20)의 구성을 제외하고, 제3의 실시형태에 관련되는 반도체 장치(104)와 같은 구성을 가진다.
본 실시형태에 있어서, 더미 확산층(20)의 일부는, 평면시에서, 인접하는 두 개의 더미 저항 소자(12) 사이에 위치하고 있다. 복수의 더미 확산층(20)은, 평면시에서 더미 저항 소자(12)와 중첩하는 영역, 및 그 상호간에 위치하는 영역에 있어서, 제2 방향으로 서로 인접하는 2개의 더미 확산층(20)의 간격이 일정해지도록 배치되어 있다.
또한, 본 실시형태에 있어서, 더미 확산층(20)의 일부는, 평면시에서, 인접하는 저항 소자(10)와 더미 저항 소자(12)의 사이에 위치하고 있어도 된다. 이 경우, 평면시에 있어서의 더미 확산층(20)과 저항 소자(10)의 간격은, 예를 들면 1㎛ 이상인 것이 바람직하다. 평면시에 있어서의 더미 확산층(20)과 저항 소자(10)의 간격을 1㎛ 이상으로 유지함으로써, 더미 확산층(20)의 영향에 의해 저항 소자(10)의 가공 정밀도가 악화되는 것을 억제할 수 있다. 따라서, 저항 소자(10)의 저항비 정밀도를 양호하게 유지할 수 있다.
본 실시형태에 있어서도, 제3의 실시형태와 같은 효과를 얻을 수 있다. 또한, 더미 확산층(20)의 일부는, 평면시에서, 인접하는 2개의 더미 저항 소자(12) 사이에 위치하고 있다. 이 때문에, 저항 소자 형성 영역(40)에 대한 더미 확산층(20)의 면적 점유율을 향상시킬 수 있다. 따라서, 디싱 현상의 발생을 억제할 수 있다. 본 실시형태에 관련되는 반도체 장치(108)에 의하면, 저항 소자 형성 영역(40)에 대한 더미 확산층(20)의 면적 점유율은, 제3의 실시형태와 비교해서 5~15% 정도 향상한다.
이상, 도면을 참조해서 본 발명의 실시형태에 관하여 기술하였지만, 이들은 본 발명의 예시이며, 상기 이외의 여러가지 구성을 채용할 수도 있다.
10 저항 소자
12 더미 저항 소자
14 저항 소자
16 저항 소자
18 인출부
20 더미 확산층
22 소자 분리막
24 에칭 잔여
26 개구부
27 홈
28 기판
30 배선
32 전원 배선
34 감마 입력 전원
40 저항 소자 형성 영역
50 콘택트
52 전원 단자
54 콘택트
60 저항 소자
62 저항 소자
80 ESD 보호 저항
100 반도체 장치
102 반도체 장치
104 반도체 장치
106 반도체 장치
108 반도체 장치

Claims (10)

  1. 기판과,
    상기 기판에 매립되며, 복수의 개구부를 가지는 절연막과,
    상기 복수의 개구부 내에 위치하는 상기 기판에 설치된 복수의 더미 확산층과,
    저항 소자 형성 영역에 있어서, 평면시(平面視)에서 상기 더미 확산층과 중첩하지 않도록 상기 절연막 위에 설치되며, 또한 제1 방향으로 연신하는 복수의 저항 소자와,
    상기 저항 소자 형성 영역에 있어서, 상기 절연막 위 및 상기 더미 확산층 위에 설치되며, 또한, 상기 제1 방향으로 연신(延伸)하는 복수의 더미 저항소자,
    를 구비하며,
    상기 더미 저항 소자는, 평면시에서, 상기 제1 방향과 상기 기판에 수평인 면 내에 있어서 수직인 제2 방향으로 늘어서는 적어도 2개의 상기 더미 확산층과 중첩하고 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 더미 저항 소자는, 평면시에서, 상기 제1 방향으로 늘어서는 적어도 2개의 상기 더미 확산층과 중첩하고 있는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 더미 확산층은, 평면시에서, 상기 더미 저항 소자와 중첩하는 영역, 및 그 상호간에 위치하는 영역에 설치되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 더미 확산층은, 평면시에서, 상기 더미 저항 소자와 중첩하는 영역, 및 그 상호간에 위치하는 영역에 있어서, 상기 제2 방향으로 서로 인접하는 2개의 상기 더미 확산층의 간격이 일정하게 되도록 배치되어 있는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 복수의 더미 확산층은, 평면시에서, 상기 더미 저항 소자와 중첩하는 영역에 설치되어 있으며, 상기 저항 소자 형성 영역에 있어서의 다른 영역에는 설치되지 않은 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 더미 확산층은, 평면시에서 상기 더미 저항 소자와 중첩하는 영역에 있어서, 상기 제2 방향으로 서로 인접하는 2개의 상기 더미 확산층의 간격이 일정하게 되도록 배치되어 있는 반도체 장치.
  7. 제4항 또는 제6항에 있어서,
    상기 복수의 더미 확산층은, 상기 저항 소자 형성 영역의 외측에 설치되어 있으며,
    상기 저항 소자 형성 영역의 외측에 설치되어 있는 상기 복수의 더미 확산층은, 상기 제2 방향으로 서로 인접하는 두 개의 상기 더미 확산층의 간격이, 평면시에서 상기 더미 저항 소자와 중첩하는 영역에 설치되어 있는 서로 인접하는 2개의 상기 더미 확산층이 가지는 간격과 동일한 간격이 되도록 배치되어 있는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기판의 표면에 있어서, 상기 저항 소자 형성 영역에 설치되어 있는 상기 복수의 더미 확산층이 점유하는 면적은, 상기 저항 소자 형성 영역의 면적의 20% 이상인 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 저항 소자로부터 상기 제2 방향으로 돌출한 볼록부를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    복수의 상기 볼록부를 구비하고 있으며, 상기 복수의 더미 저항 소자 및 상기 복수의 더미 확산층은, 하나의 상기 볼록부와 다른 상기 볼록부의 사이에 설치되어 있는 반도체 장치.
KR1020120019270A 2011-03-09 2012-02-24 반도체 장치 KR101904544B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011052029A JP5554736B2 (ja) 2011-03-09 2011-03-09 半導体装置
JPJP-P-2011-052029 2011-03-09

Publications (2)

Publication Number Publication Date
KR20120103451A true KR20120103451A (ko) 2012-09-19
KR101904544B1 KR101904544B1 (ko) 2018-10-05

Family

ID=46794781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120019270A KR101904544B1 (ko) 2011-03-09 2012-02-24 반도체 장치

Country Status (5)

Country Link
US (1) US8643145B2 (ko)
JP (1) JP5554736B2 (ko)
KR (1) KR101904544B1 (ko)
CN (1) CN102683342B (ko)
TW (1) TWI529910B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI615821B (zh) * 2012-11-14 2018-02-21 聯詠科技股份有限公司 驅動電路
CN103839507B (zh) * 2012-11-26 2016-08-03 联咏科技股份有限公司 驱动电路
KR102216522B1 (ko) * 2018-06-19 2021-02-17 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261244A (ja) * 2001-03-05 2002-09-13 Mitsubishi Electric Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4836304B2 (ja) * 1999-12-15 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
JP4803898B2 (ja) * 2001-05-17 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5005241B2 (ja) * 2006-03-23 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4945592B2 (ja) 2009-03-13 2012-06-06 株式会社東芝 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261244A (ja) * 2001-03-05 2002-09-13 Mitsubishi Electric Corp 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
일본 공개특허공보 특개2002-261244호(2002.09.13.) 1부. *

Also Published As

Publication number Publication date
JP2012190933A (ja) 2012-10-04
US8643145B2 (en) 2014-02-04
CN102683342B (zh) 2016-03-09
CN102683342A (zh) 2012-09-19
TWI529910B (zh) 2016-04-11
KR101904544B1 (ko) 2018-10-05
US20120228740A1 (en) 2012-09-13
JP5554736B2 (ja) 2014-07-23
TW201248836A (en) 2012-12-01

Similar Documents

Publication Publication Date Title
JP5292005B2 (ja) 半導体集積回路
JP6244967B2 (ja) キャパシタアレイおよびａｄ変換器
JP2006303220A (ja) 半導体装置
US8324735B2 (en) Semiconductor device
US20090021873A1 (en) Electro static discharge protection in integrated circuits
US8482100B2 (en) Resistor array and semiconductor device including the same
TW201724476A (zh) 畫素陣列結構、顯示面板以及畫素陣列結構的製作方法
KR20120103451A (ko) 반도체 장치
CN104051614A (zh) 埋入式电阻
US20120007255A1 (en) Semiconductor device
JP2000349143A (ja) 半導体装置
US8159045B2 (en) Semiconductor device with shield line disposed between capacitors
KR100784878B1 (ko) 반도체 장치
JP2010183021A (ja) 半導体装置
US12087703B2 (en) Semiconductor device and in-vehicle electronic control device using the same
JP2009252806A (ja) 半導体装置及びそのレイアウト方法
KR102050698B1 (ko) 반도체 콘덴서
JP4514443B2 (ja) 半導体保護装置
US20100090353A1 (en) Pad structure of semiconductor integrated circuit apparatus
US20240120303A1 (en) Semiconductor structure
JP6343052B2 (ja) 半導体装置
JP2014209658A (ja) 半導体装置
JP2008042066A (ja) 半導体装置
JP2008251818A (ja) 半導体装置
JP2008277491A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right