JP2000349143A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000349143A JP2000349143A JP11161251A JP16125199A JP2000349143A JP 2000349143 A JP2000349143 A JP 2000349143A JP 11161251 A JP11161251 A JP 11161251A JP 16125199 A JP16125199 A JP 16125199A JP 2000349143 A JP2000349143 A JP 2000349143A
- Authority
- JP
- Japan
- Prior art keywords
- region
- dummy pattern
- pattern
- semiconductor device
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 分離絶縁膜となる埋め込み絶縁膜の堆積状態
を考慮して、素子形成領域凸部占有率が計画的に決定さ
れて配置されたダミーパターンを有する半導体装置を提
供する。 【解決手段】 所定セル領域６内部に形成されるダミー
パターン５の凸部占有率を、複数の所定セル領域６を含
む複数の所定領域それぞれに形成される、素子形成領域
の凸部占有率の最大値と略同等、または、平均値と略同
等とする。
を考慮して、素子形成領域凸部占有率が計画的に決定さ
れて配置されたダミーパターンを有する半導体装置を提
供する。 【解決手段】 所定セル領域６内部に形成されるダミー
パターン５の凸部占有率を、複数の所定セル領域６を含
む複数の所定領域それぞれに形成される、素子形成領域
の凸部占有率の最大値と略同等、または、平均値と略同
等とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、分離絶縁膜の化学機械研磨工程において、素
子形成領域の研磨防止パターンとして機能するダミーパ
ターンを有する半導体装置に関するものである。
し、特に、分離絶縁膜の化学機械研磨工程において、素
子形成領域の研磨防止パターンとして機能するダミーパ
ターンを有する半導体装置に関するものである。
【０００２】
【従来の技術】従来から、ＣＭＰ（Chemical Mechanic
al Polishing）工程において、本来形成されるべき素
子形成領域のパターンの疎密に起因して素子分離領域の
分離絶縁膜に生じる平坦性の低下の問題を抑制するため
に、素子分離領域にダミーパターンを配置する半導体装
置が生産されている。たとえば、特開平８−２１３３９
６号公報においては、配線層のダミーパターンの例が、
また、特開平９−１８１１５９号公報においては、素子
形成領域パターンを分離するために、ＳＴＩ（Shallow
Trench Isolation）、すなわち、シャロウトレンチ分
離を用いたときのダミーパターンの例が開示されてい
る。
al Polishing）工程において、本来形成されるべき素
子形成領域のパターンの疎密に起因して素子分離領域の
分離絶縁膜に生じる平坦性の低下の問題を抑制するため
に、素子分離領域にダミーパターンを配置する半導体装
置が生産されている。たとえば、特開平８−２１３３９
６号公報においては、配線層のダミーパターンの例が、
また、特開平９−１８１１５９号公報においては、素子
形成領域パターンを分離するために、ＳＴＩ（Shallow
Trench Isolation）、すなわち、シャロウトレンチ分
離を用いたときのダミーパターンの例が開示されてい
る。
【０００３】また、近年用いられている半導体装置にお
いては、その製造工程を簡略化するため、全ての素子間
の分離をＳＴＩで行なっている。そのため、図１７に示
すように、素子形成領域パターン１０４が形成されない
領域、すなわち、素子分離領域１０３は、素子形成領域
パターン１０４に対して非常に広い領域となる。このよ
うな状態で、半導体基板１０１の上に分離絶縁膜となる
膜１０２を堆積してＣＭＰを行なうと、図１８に示すよ
うに、最終形状において広い素子分離領域１０３ａに形
成された分離絶縁膜１０２ａは、狭い素子分離領域１０
３ｂに形成された分離絶縁膜１０２ｂに比較して表面が
大きく窪んでしまう。この分離絶縁膜表面の大きな窪み
を抑制する手段として、図１９に示すように、広い素子
分離領域１０３ａにダミーパターン１０５を形成してか
ら分離絶縁膜となる膜１０２を堆積してＣＭＰを実行す
る方法がある。この方法によれば、図２０に示すよう
に、ＣＭＰを実行した後においても、広い素子分離領域
１０３ａに残る分離絶縁膜１０２ａの表面は大きく窪む
ことがない。そのため、ダミーパターン１０５を設けず
にＣＭＰを行なった図１８に示す状態に比較して、ダミ
ーパターン１０５を形成してからＣＭＰを行なった図２
０に示す状態では、広い素子分離領域１０３ａに形成さ
れた分離絶縁膜１０２ａ表面の平坦性は向上する。
いては、その製造工程を簡略化するため、全ての素子間
の分離をＳＴＩで行なっている。そのため、図１７に示
すように、素子形成領域パターン１０４が形成されない
領域、すなわち、素子分離領域１０３は、素子形成領域
パターン１０４に対して非常に広い領域となる。このよ
うな状態で、半導体基板１０１の上に分離絶縁膜となる
膜１０２を堆積してＣＭＰを行なうと、図１８に示すよ
うに、最終形状において広い素子分離領域１０３ａに形
成された分離絶縁膜１０２ａは、狭い素子分離領域１０
３ｂに形成された分離絶縁膜１０２ｂに比較して表面が
大きく窪んでしまう。この分離絶縁膜表面の大きな窪み
を抑制する手段として、図１９に示すように、広い素子
分離領域１０３ａにダミーパターン１０５を形成してか
ら分離絶縁膜となる膜１０２を堆積してＣＭＰを実行す
る方法がある。この方法によれば、図２０に示すよう
に、ＣＭＰを実行した後においても、広い素子分離領域
１０３ａに残る分離絶縁膜１０２ａの表面は大きく窪む
ことがない。そのため、ダミーパターン１０５を設けず
にＣＭＰを行なった図１８に示す状態に比較して、ダミ
ーパターン１０５を形成してからＣＭＰを行なった図２
０に示す状態では、広い素子分離領域１０３ａに形成さ
れた分離絶縁膜１０２ａ表面の平坦性は向上する。
【０００４】
【発明が解決しようとする課題】上記のように、ダミー
パターンを素子分離領域に形成しても、凸状の素子形成
領域パターンの平面的な占有率、すなわち、素子形成領
域パターンの面密度と、凸状のダミーパターンの平面的
な占有率、すなわち、ダミーパターンの面密度とが、半
導体チップ全面で部分ごとに大きく異なる場合がある。
このような場合に、素子形成領域パターンおよびダミー
パターンの占有率が、部分的に相違することにより、Ｃ
ＭＰ研磨布により研磨される速度がそれぞれの部分で異
なる状態が発生する。たとえば、研磨レートが大きくな
るような占有率の小さいダミーパターンを配置すると、
その部分が過剰に研磨される。これは、図２１に示すよ
うに、研磨時間が同一であれば、素子形成領域パターン
およびダミーパターンの占有率に応じて、研磨後の絶縁
膜の残像膜厚が決まるからである。特に、素子形成領域
パターンおよびダミーパターンの占有率が、半導体基板
の各々の部分間で２０％以上異なる場合においては、研
磨後の分離絶縁膜に５００Å以上異なるような有意段差
が生じる。この有意段差が形成されると、ＣＭＰ後の工
程で形成されるゲート電極等の寸法制御性が著しく低下
することがある。
パターンを素子分離領域に形成しても、凸状の素子形成
領域パターンの平面的な占有率、すなわち、素子形成領
域パターンの面密度と、凸状のダミーパターンの平面的
な占有率、すなわち、ダミーパターンの面密度とが、半
導体チップ全面で部分ごとに大きく異なる場合がある。
このような場合に、素子形成領域パターンおよびダミー
パターンの占有率が、部分的に相違することにより、Ｃ
ＭＰ研磨布により研磨される速度がそれぞれの部分で異
なる状態が発生する。たとえば、研磨レートが大きくな
るような占有率の小さいダミーパターンを配置すると、
その部分が過剰に研磨される。これは、図２１に示すよ
うに、研磨時間が同一であれば、素子形成領域パターン
およびダミーパターンの占有率に応じて、研磨後の絶縁
膜の残像膜厚が決まるからである。特に、素子形成領域
パターンおよびダミーパターンの占有率が、半導体基板
の各々の部分間で２０％以上異なる場合においては、研
磨後の分離絶縁膜に５００Å以上異なるような有意段差
が生じる。この有意段差が形成されると、ＣＭＰ後の工
程で形成されるゲート電極等の寸法制御性が著しく低下
することがある。
【０００５】この有意段差が形成されることを抑制する
方法として、素子形成領域パターンの占有率とダミーパ
ターンの占有率との比が所定の値になるように設定する
ことが考えられる。
方法として、素子形成領域パターンの占有率とダミーパ
ターンの占有率との比が所定の値になるように設定する
ことが考えられる。
【０００６】しかしながら、素子形成領域パターンの占
有率とダミーパターンの占有率との比が所定の値になる
ように設定するだけでは、素子形成領域パターンおよび
ダミーパターンの上に堆積される絶縁膜の堆積方法の相
違に起因して生じる、絶縁膜の堆積状態に対する考慮が
なされていない。そのため、絶縁膜の堆積方法によって
は、ＣＭＰ実行後の絶縁膜の平坦性が部分によって異な
ることが生じていた。
有率とダミーパターンの占有率との比が所定の値になる
ように設定するだけでは、素子形成領域パターンおよび
ダミーパターンの上に堆積される絶縁膜の堆積方法の相
違に起因して生じる、絶縁膜の堆積状態に対する考慮が
なされていない。そのため、絶縁膜の堆積方法によって
は、ＣＭＰ実行後の絶縁膜の平坦性が部分によって異な
ることが生じていた。
【０００７】また、半導体装置の製造工程においては、
ダミーパターンを形成してＣＭＰを実行することにより
素子分離絶縁膜を形成した後、素子形成領域パターン同
士を接続するゲート電極を形成する工程、および、素子
形成領域パターンに不純物を注入する工程が必要である
が、これらの工程において、ゲート電極が不純物を有す
るダミーパターンに接するように形成されていれば、ゲ
ート電極から電気的な影響を受けたダミーパターンがさ
らに素子形成領域パターンに電気的影響を与えることが
予想される。
ダミーパターンを形成してＣＭＰを実行することにより
素子分離絶縁膜を形成した後、素子形成領域パターン同
士を接続するゲート電極を形成する工程、および、素子
形成領域パターンに不純物を注入する工程が必要である
が、これらの工程において、ゲート電極が不純物を有す
るダミーパターンに接するように形成されていれば、ゲ
ート電極から電気的な影響を受けたダミーパターンがさ
らに素子形成領域パターンに電気的影響を与えることが
予想される。
【０００８】また、不純物拡散領域、たとえば、ウェル
の境界線上にダミーパターンが形成され、その境界線上
を配線層が横切れば、ウェル境界でラッチアップ等の不
都合な現象を生じるおそれがある。
の境界線上にダミーパターンが形成され、その境界線上
を配線層が横切れば、ウェル境界でラッチアップ等の不
都合な現象を生じるおそれがある。
【０００９】さらに、上記のように様々な条件を総合し
たダミーパターンを配置するようなマスクを形成する必
要があるが、ダミーパターンの配置の決定をＣＡＤ処理
により自動的に行い、設計を簡単にする技術の導入が要
求されている。
たダミーパターンを配置するようなマスクを形成する必
要があるが、ダミーパターンの配置の決定をＣＡＤ処理
により自動的に行い、設計を簡単にする技術の導入が要
求されている。
【００１０】本発明は、上記のような課題を解決するた
めになされたものであり、その目的は、絶縁膜の堆積方
法等をも考慮して素子形成領域パターンの占有率に対す
るダミーパターンの占有率が決定され、計画的に配置さ
れたダミーパターンを有する半導体装置を提供すること
である。
めになされたものであり、その目的は、絶縁膜の堆積方
法等をも考慮して素子形成領域パターンの占有率に対す
るダミーパターンの占有率が決定され、計画的に配置さ
れたダミーパターンを有する半導体装置を提供すること
である。
【００１１】
【課題を解決するための手段】請求項１に記載の本発明
における半導体装置は、半導体基板に素子分離領域によ
って分離形成された素子形成領域パターンと、素子分離
領域に形成されたダミーパターンとを備え、所定領域を
素子形成領域パターンが占有する素子形成領域パターン
凸部占有率に対する、所定領域を複数に区切る所定セル
領域内をダミーパターンが占有するダミーパターン凸部
占有率の比が、所定の値になるように設定されている。
における半導体装置は、半導体基板に素子分離領域によ
って分離形成された素子形成領域パターンと、素子分離
領域に形成されたダミーパターンとを備え、所定領域を
素子形成領域パターンが占有する素子形成領域パターン
凸部占有率に対する、所定領域を複数に区切る所定セル
領域内をダミーパターンが占有するダミーパターン凸部
占有率の比が、所定の値になるように設定されている。
【００１２】ここで、素子形成領域パターン凸部占有率
を、各々の素子形成領域パターンに対して所定の距離だ
け拡大または縮小した領域を所定領域の面積で割ったも
のと定義する。たとえば、素子形成領域パターンおよび
ダミーパターンを埋め込むように形成された、埋め込み
絶縁膜の凸部の側面が斜め４５度になるように堆積され
る場合、素子形成領域パターンを平面的に見て、外周か
ら所定の距離だけ縮小した領域の面積を所定領域の面積
で割ったものを素子形成領域パターン凸部占有率とす
る。また、埋め込み絶縁膜がコンフォーマルに堆積され
る場合、素子形成領域パターンを平面的に見て、外周か
ら所定の距離だけ拡大した領域の面積を所定領域の面積
で割ったものを素子形成領域パターン凸部占有率とす
る。
を、各々の素子形成領域パターンに対して所定の距離だ
け拡大または縮小した領域を所定領域の面積で割ったも
のと定義する。たとえば、素子形成領域パターンおよび
ダミーパターンを埋め込むように形成された、埋め込み
絶縁膜の凸部の側面が斜め４５度になるように堆積され
る場合、素子形成領域パターンを平面的に見て、外周か
ら所定の距離だけ縮小した領域の面積を所定領域の面積
で割ったものを素子形成領域パターン凸部占有率とす
る。また、埋め込み絶縁膜がコンフォーマルに堆積され
る場合、素子形成領域パターンを平面的に見て、外周か
ら所定の距離だけ拡大した領域の面積を所定領域の面積
で割ったものを素子形成領域パターン凸部占有率とす
る。
【００１３】また、ダミーパターン凸部占有率は、各々
のダミーパターンが占有する平面領域に対して所定の距
離だけ拡大または縮小した領域を、所定セル領域の面積
で割ったものと定義する。すなわち、埋め込み絶縁膜凸
部の側面が斜め４５度になるように堆積される場合、ダ
ミーパターンを平面的に見て、外周から所定の距離だけ
縮小した領域の面積を所定セル領域の面積で割ったもの
をダミーパターン凸部占有率とし、埋め込み絶縁膜がコ
ンフォーマルに堆積される場合、ダミーパターンを平面
的に見て、外周から所定の距離だけ拡大した領域の面積
を所定セル領域の面積で割ったものをダミーパターン凸
部占有率とする。
のダミーパターンが占有する平面領域に対して所定の距
離だけ拡大または縮小した領域を、所定セル領域の面積
で割ったものと定義する。すなわち、埋め込み絶縁膜凸
部の側面が斜め４５度になるように堆積される場合、ダ
ミーパターンを平面的に見て、外周から所定の距離だけ
縮小した領域の面積を所定セル領域の面積で割ったもの
をダミーパターン凸部占有率とし、埋め込み絶縁膜がコ
ンフォーマルに堆積される場合、ダミーパターンを平面
的に見て、外周から所定の距離だけ拡大した領域の面積
を所定セル領域の面積で割ったものをダミーパターン凸
部占有率とする。
【００１４】このような構造にすることにより、たとえ
ば、請求項２に記載の半導体装置のように、複数のセル
を有する所定領域が複数存在する場合において、ダミー
パターン凸部占有率を、所定領域の素子形成領域パター
ン占有率それぞれの平均値と略同程度の値になるように
設定することが考えられる。このように設定すれば、素
子形成領域パターンおよびダミーパターン上に形成され
る埋め込み絶縁膜の凸状となる部分が４５度の傾斜角を
有する側壁を備えるように形成される場合においては、
素子形成領域パターンおよびダミーパターンの凸部占有
率それぞれの値のばらつきが大きくなるため、所定領域
それぞれの素子形成領域パターン凸部占有率の平均値を
有するダミーパターンを形成することで、ＣＭＰ工程実
行後の有意段差の発生を効率的に抑制できる。
ば、請求項２に記載の半導体装置のように、複数のセル
を有する所定領域が複数存在する場合において、ダミー
パターン凸部占有率を、所定領域の素子形成領域パター
ン占有率それぞれの平均値と略同程度の値になるように
設定することが考えられる。このように設定すれば、素
子形成領域パターンおよびダミーパターン上に形成され
る埋め込み絶縁膜の凸状となる部分が４５度の傾斜角を
有する側壁を備えるように形成される場合においては、
素子形成領域パターンおよびダミーパターンの凸部占有
率それぞれの値のばらつきが大きくなるため、所定領域
それぞれの素子形成領域パターン凸部占有率の平均値を
有するダミーパターンを形成することで、ＣＭＰ工程実
行後の有意段差の発生を効率的に抑制できる。
【００１５】また、たとえば、請求項３に記載の半導体
装置のように、ダミーパターン凸部占有率を、素子形成
領域パターン占有率が最も大きな所定領域、たとえば、
メモリセル領域の素子形成領域パターン凸部占有率と略
同程度の値になるように設定することも考えられる。こ
のように設定すれば、たとえば、素子形成領域パターン
およびダミーパターン上に形成される埋め込み絶縁膜が
コンフォーマルに堆積される場合、すなわち、素子形成
領域パターンの凹凸の表面に沿って平行に絶縁膜が形成
される場合においては、素子形成領域パターンおよびダ
ミーパターン上に形成される埋め込み絶縁膜の凸部占有
率がほとんどの所定領域で大きくなるため、最も大きな
所定領域の凸部占有率と同程度の凸部占有率を有するダ
ミーパターンを形成することで、ＣＭＰ工程実行後の有
意段差の発生を有効に抑制できる。
装置のように、ダミーパターン凸部占有率を、素子形成
領域パターン占有率が最も大きな所定領域、たとえば、
メモリセル領域の素子形成領域パターン凸部占有率と略
同程度の値になるように設定することも考えられる。こ
のように設定すれば、たとえば、素子形成領域パターン
およびダミーパターン上に形成される埋め込み絶縁膜が
コンフォーマルに堆積される場合、すなわち、素子形成
領域パターンの凹凸の表面に沿って平行に絶縁膜が形成
される場合においては、素子形成領域パターンおよびダ
ミーパターン上に形成される埋め込み絶縁膜の凸部占有
率がほとんどの所定領域で大きくなるため、最も大きな
所定領域の凸部占有率と同程度の凸部占有率を有するダ
ミーパターンを形成することで、ＣＭＰ工程実行後の有
意段差の発生を有効に抑制できる。
【００１６】請求項４に記載の本発明における半導体装
置は、請求項２または３に記載の半導体装置において、
略同程度の値の範囲が、８０％〜１２０％の範囲内に設
定されている。
置は、請求項２または３に記載の半導体装置において、
略同程度の値の範囲が、８０％〜１２０％の範囲内に設
定されている。
【００１７】このような構造にすることにより、素子形
成領域パターンおよびダミーパターンの凸部占有率が２
０％以上相違することにより生じる、ＣＭＰ実行後にお
いて５００Å以上の段差が残存すること、すなわち、有
意段差が残存することを抑制し易くなる。その結果、分
離絶縁膜を形成する以後の工程の寸法制御精度が向上す
るため、半導体装置の歩留まりが向上する。
成領域パターンおよびダミーパターンの凸部占有率が２
０％以上相違することにより生じる、ＣＭＰ実行後にお
いて５００Å以上の段差が残存すること、すなわち、有
意段差が残存することを抑制し易くなる。その結果、分
離絶縁膜を形成する以後の工程の寸法制御精度が向上す
るため、半導体装置の歩留まりが向上する。
【００１８】請求項５に記載の本発明における半導体装
置は、請求項３または４に記載の半導体装置において、
複数の所定領域において、素子形成領域凸部占有率が最
も大きな領域がメモリセル領域である。
置は、請求項３または４に記載の半導体装置において、
複数の所定領域において、素子形成領域凸部占有率が最
も大きな領域がメモリセル領域である。
【００１９】このような構造にすることにより、メモリ
セル領域は、通常、素子形成領域パターンが最も高い領
域であるため、請求項３に記載の半導体装置のように、
ＣＭＰを実行して分離絶縁膜を形成する工程において、
埋め込み絶縁膜がコンフォーマルに堆積される場合に、
ＣＭＰ工程実行後の有意段差の発生を有効に抑制できる
という効果を十分に発揮させることができる。
セル領域は、通常、素子形成領域パターンが最も高い領
域であるため、請求項３に記載の半導体装置のように、
ＣＭＰを実行して分離絶縁膜を形成する工程において、
埋め込み絶縁膜がコンフォーマルに堆積される場合に、
ＣＭＰ工程実行後の有意段差の発生を有効に抑制できる
という効果を十分に発揮させることができる。
【００２０】請求項６に記載の本発明における半導体装
置は、請求項１〜５のいずれかに記載の半導体装置にお
いて、１つの所定セル領域内に形成されるダミーパター
ンが、少なくとも１以上の長方形を含んでいる。
置は、請求項１〜５のいずれかに記載の半導体装置にお
いて、１つの所定セル領域内に形成されるダミーパター
ンが、少なくとも１以上の長方形を含んでいる。
【００２１】このような構造にすることにより、長方形
は、データ量を最小限に抑え、かつ、面積計算等の処理
が簡単であるため、ダミーパターン凸部占有率の計算が
簡単となる。そのため、ＣＡＤ（Calculation Automat
ic Design）等を用いてダミーパターンを網羅的に配置
する場合に設計が簡単となる。
は、データ量を最小限に抑え、かつ、面積計算等の処理
が簡単であるため、ダミーパターン凸部占有率の計算が
簡単となる。そのため、ＣＡＤ（Calculation Automat
ic Design）等を用いてダミーパターンを網羅的に配置
する場合に設計が簡単となる。
【００２２】請求項７に記載の本発明における半導体装
置は、請求項１〜６のいずれかに記載の半導体装置にお
いて、異なる導電型の不純物拡散領域同士の境界線に位
置するダミーパターンが除去されている。
置は、請求項１〜６のいずれかに記載の半導体装置にお
いて、異なる導電型の不純物拡散領域同士の境界線に位
置するダミーパターンが除去されている。
【００２３】このような構造にすることにより、不純物
拡散領域の境界線上に位置するダミーパターンの上方を
配線層等が通過する場合において、不純物拡散領域の境
界線上に位置するダミーパターンが配線層等から電気的
影響を受けることによって生じる、異なる導電型の不純
物拡散領域同士の間で生じるラッチアップ現象を抑制す
ることができるため、半導体装置の誤作動を防止でき
る。
拡散領域の境界線上に位置するダミーパターンの上方を
配線層等が通過する場合において、不純物拡散領域の境
界線上に位置するダミーパターンが配線層等から電気的
影響を受けることによって生じる、異なる導電型の不純
物拡散領域同士の間で生じるラッチアップ現象を抑制す
ることができるため、半導体装置の誤作動を防止でき
る。
【００２４】請求項８に記載の本発明における半導体装
置は、請求項１〜７のいずれかに記載の半導体装置にお
いて、所定の導電層から所定の距離内に位置する前記ダ
ミーパターンが除去されている。
置は、請求項１〜７のいずれかに記載の半導体装置にお
いて、所定の導電層から所定の距離内に位置する前記ダ
ミーパターンが除去されている。
【００２５】このような構造にすることにより、導電層
の電気的影響を受けるおそれの大きな位置にダミーパタ
ーンを有しない。その結果、導電層から不純物を含むダ
ミーパターンを介してトランジスタ等の素子が受ける電
気的影響を抑制し易くなるため、半導体装置の誤作動等
を抑制できる。
の電気的影響を受けるおそれの大きな位置にダミーパタ
ーンを有しない。その結果、導電層から不純物を含むダ
ミーパターンを介してトランジスタ等の素子が受ける電
気的影響を抑制し易くなるため、半導体装置の誤作動等
を抑制できる。
【００２６】請求項９に記載の本発明における半導体装
置は、請求項１〜８のいずれかに記載の半導体装置にお
いて、ダミーパターンが、半導体基板をエッチングする
ことにより半導体基板の主表面が残存して形成されてい
る。
置は、請求項１〜８のいずれかに記載の半導体装置にお
いて、ダミーパターンが、半導体基板をエッチングする
ことにより半導体基板の主表面が残存して形成されてい
る。
【００２７】このような構造にすることにより、トレン
チ分離により素子形成領域パターンおよびダミーパター
を形成することができる。そのため、本来の素子形成領
域のパターンが形成されるマスクと同一のマスクにダミ
ーパターンを形成することによって、１工程で本来の素
子形成領域パターンとダミーパターンとを同時に形成す
ることが可能となる。その結果、半導体装置の製造工程
が短縮できる。
チ分離により素子形成領域パターンおよびダミーパター
を形成することができる。そのため、本来の素子形成領
域のパターンが形成されるマスクと同一のマスクにダミ
ーパターンを形成することによって、１工程で本来の素
子形成領域パターンとダミーパターンとを同時に形成す
ることが可能となる。その結果、半導体装置の製造工程
が短縮できる。
【００２８】請求項１０に記載の本発明における半導体
装置は、請求項１〜９のいずれかに記載の半導体装置に
おいて、アライメントマークの外周から平面的に５０μ
ｍ以内の領域において、所定セル領域内のダミーパター
ン凸部占有率が、他の所定セル領域のダミーパターン凸
部占有率より２０％以上小さくなるように設定されてい
る。
装置は、請求項１〜９のいずれかに記載の半導体装置に
おいて、アライメントマークの外周から平面的に５０μ
ｍ以内の領域において、所定セル領域内のダミーパター
ン凸部占有率が、他の所定セル領域のダミーパターン凸
部占有率より２０％以上小さくなるように設定されてい
る。
【００２９】このような構造にすることにより、アライ
メントマークの近傍のみダミーパターンの密度が小さく
なっているため、露光波長の大きな光を用いてアライメ
ント精度を検査する場合においても、ダミーパターンを
誤って検出するおそれが小さくなるため、アライメント
マークの段差を検出し易くなる。その結果、アライメン
ト精度を向上させることが可能となる。
メントマークの近傍のみダミーパターンの密度が小さく
なっているため、露光波長の大きな光を用いてアライメ
ント精度を検査する場合においても、ダミーパターンを
誤って検出するおそれが小さくなるため、アライメント
マークの段差を検出し易くなる。その結果、アライメン
ト精度を向上させることが可能となる。
【００３０】請求項１１に記載の本発明における半導体
装置は、請求項１〜１０のいずれかに記載の半導体装置
において、素子形成領域パターンの上に形成された導電
層と、この導電層と同一材質、同一膜厚でダミーパター
ンの上に形成されたダミー導電層とをさらに備えてい
る。
装置は、請求項１〜１０のいずれかに記載の半導体装置
において、素子形成領域パターンの上に形成された導電
層と、この導電層と同一材質、同一膜厚でダミーパター
ンの上に形成されたダミー導電層とをさらに備えてい
る。
【００３１】このような構造にすることにより、ゲート
電極と同一の導電層が半導体基板表面に略均一に配置さ
れているため、エッチングガスが均一に分布された状態
でエッチングを実行することができる。その結果、ゲー
ト電極を形成するためのエッチング精度が向上する。ま
た、ダミー導電層が規則的に占有率を略等しくするよう
に配置されている。そのため、ゲート電極とダミー導電
層とを覆うように層間絶縁膜を形成する工程の後の、層
間絶縁膜の研磨工程においても、上記素子形成領域パタ
ーンを取り囲む分離絶縁膜の平坦性をダミーパターンが
向上させる効果と同様に、層間絶縁膜の研磨後の平坦性
を向上させることができる。
電極と同一の導電層が半導体基板表面に略均一に配置さ
れているため、エッチングガスが均一に分布された状態
でエッチングを実行することができる。その結果、ゲー
ト電極を形成するためのエッチング精度が向上する。ま
た、ダミー導電層が規則的に占有率を略等しくするよう
に配置されている。そのため、ゲート電極とダミー導電
層とを覆うように層間絶縁膜を形成する工程の後の、層
間絶縁膜の研磨工程においても、上記素子形成領域パタ
ーンを取り囲む分離絶縁膜の平坦性をダミーパターンが
向上させる効果と同様に、層間絶縁膜の研磨後の平坦性
を向上させることができる。
【００３２】請求項１２に記載の本発明における半導体
装置は、請求項１〜１１のいずれかに記載の半導体装置
において、同一ウェル内において、ダミーパターンの主
表面に形成された第１の導電層と、素子形成領域パター
ンの主表面に形成された第２の導電層とが同電位になる
ように、第１導電層と第２導電層とがウェルにより電気
的に接続されている。
装置は、請求項１〜１１のいずれかに記載の半導体装置
において、同一ウェル内において、ダミーパターンの主
表面に形成された第１の導電層と、素子形成領域パター
ンの主表面に形成された第２の導電層とが同電位になる
ように、第１導電層と第２導電層とがウェルにより電気
的に接続されている。
【００３３】このような構造にすることにより、ダミー
パターンの表面を、たとえば、ウェルのような不純物拡
散領域と同電位に固定することができる。その結果、互
いに異なる導電型のウェルの境界面、すなわち、ＰＮ接
合面部分とウェルの他の部分との間に電位差が生じるこ
とに起因して、ＰＮ接合を貫通する電流が発生するラッ
チアップ現象を抑制することが可能となる。また、この
ような領域は、ソース／ドレイン領域を形成するときに
できるＰＮ接合を形成するような不純物注入のためのマ
スクと同一マスクに開口を形成するだけでよいため、製
造工程の増加はない。
パターンの表面を、たとえば、ウェルのような不純物拡
散領域と同電位に固定することができる。その結果、互
いに異なる導電型のウェルの境界面、すなわち、ＰＮ接
合面部分とウェルの他の部分との間に電位差が生じるこ
とに起因して、ＰＮ接合を貫通する電流が発生するラッ
チアップ現象を抑制することが可能となる。また、この
ような領域は、ソース／ドレイン領域を形成するときに
できるＰＮ接合を形成するような不純物注入のためのマ
スクと同一マスクに開口を形成するだけでよいため、製
造工程の増加はない。
【００３４】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を説明する。
形態を説明する。
【００３５】（実施の形態１）実施の形態１におけるダ
ミーパターンを有する半導体装置を、図１〜図１２を用
いて説明する。本実施の形態におけるダミーパターンを
有する半導体装置は、図１および図２に示すように、素
子分離領域３となるトレンチ溝を形成することによっ
て、素子形成領域パターン４を分離形成し、素子形成領
域パターン４および素子分離領域３を覆う分離絶縁膜と
なる埋め込み酸化膜２を堆積した後、ＣＭＰを用いて埋
め込み酸化膜２を研磨することにより、分離絶縁膜が形
成された半導体装置である。
ミーパターンを有する半導体装置を、図１〜図１２を用
いて説明する。本実施の形態におけるダミーパターンを
有する半導体装置は、図１および図２に示すように、素
子分離領域３となるトレンチ溝を形成することによっ
て、素子形成領域パターン４を分離形成し、素子形成領
域パターン４および素子分離領域３を覆う分離絶縁膜と
なる埋め込み酸化膜２を堆積した後、ＣＭＰを用いて埋
め込み酸化膜２を研磨することにより、分離絶縁膜が形
成された半導体装置である。
【００３６】まず、図１および図２について説明する。
図１は、ＨＤＰ（High Density Plasma）−ＣＶＤ（C
hemical Vapor Deposition）装置で堆積した酸化膜の
ように、エッチングとデポジションを繰り返すことによ
って、素子形成領域パターン４が形成する凸部の上に側
面が斜め４５度となる凸部を有する埋め込み酸化膜２が
素子形成領域パターン４および素子分離領域３を覆うよ
うに堆積した場合である。また、図２は、プラズマＣＶ
Ｄ装置で堆積されたＴＥＯＳ（Tetra EtyleOthro Sil
icate）酸化膜のように、素子形成領域パターン４が形
成する凹凸形状に対してコンフォーマル、すなわち、半
導体基板１の表面の凹凸形状に沿って一定の膜厚で埋め
込み酸化膜２が素子形成領域パターン４および素子分離
領域３を覆うように堆積した場合である。
図１は、ＨＤＰ（High Density Plasma）−ＣＶＤ（C
hemical Vapor Deposition）装置で堆積した酸化膜の
ように、エッチングとデポジションを繰り返すことによ
って、素子形成領域パターン４が形成する凸部の上に側
面が斜め４５度となる凸部を有する埋め込み酸化膜２が
素子形成領域パターン４および素子分離領域３を覆うよ
うに堆積した場合である。また、図２は、プラズマＣＶ
Ｄ装置で堆積されたＴＥＯＳ（Tetra EtyleOthro Sil
icate）酸化膜のように、素子形成領域パターン４が形
成する凹凸形状に対してコンフォーマル、すなわち、半
導体基板１の表面の凹凸形状に沿って一定の膜厚で埋め
込み酸化膜２が素子形成領域パターン４および素子分離
領域３を覆うように堆積した場合である。
【００３７】また、トレンチ溝深さｔ、埋め込み酸化膜
２の堆積膜厚ｄ、素子形成領域パターン４が形成する凸
部のうち、研磨に対して抵抗する部分を示すために、素
子形成領域パターン４外周から所定の大きさを操作する
ためのサイジング量ｘ、サイジング量ｘを算出するため
のトレンチ溝深さｔに対する係数ｎは、それぞれ図１お
よび図２に示すとおりである。
２の堆積膜厚ｄ、素子形成領域パターン４が形成する凸
部のうち、研磨に対して抵抗する部分を示すために、素
子形成領域パターン４外周から所定の大きさを操作する
ためのサイジング量ｘ、サイジング量ｘを算出するため
のトレンチ溝深さｔに対する係数ｎは、それぞれ図１お
よび図２に示すとおりである。
【００３８】次に、ダミーパターン凸部占有率について
説明する。図１に示すように、埋め込み酸化膜２の側壁
が斜め４５度となるように堆積した場合においては、サ
イジング量ｘをｘ＝ｔ×ｎと定義し、図２に示すよう
に、埋め込み酸化膜２がコンフォーマルに堆積された場
合においては、サイジング量ｘをｘ＝ｔ×Ｃｏｓ（Ｓｉ
ｎ-1（ｎ））のように定義する。このとき、係数ｎは、
研磨条件や膜質によって変わるが、０．５前後が一般的
であるので、０．５として計算する。
説明する。図１に示すように、埋め込み酸化膜２の側壁
が斜め４５度となるように堆積した場合においては、サ
イジング量ｘをｘ＝ｔ×ｎと定義し、図２に示すよう
に、埋め込み酸化膜２がコンフォーマルに堆積された場
合においては、サイジング量ｘをｘ＝ｔ×Ｃｏｓ（Ｓｉ
ｎ-1（ｎ））のように定義する。このとき、係数ｎは、
研磨条件や膜質によって変わるが、０．５前後が一般的
であるので、０．５として計算する。
【００３９】ここで、素子形成領域パターン凸部占有率
を、各々の素子形成領域パターン４に対してｘだけサイ
ジングした領域を所定領域、たとえば、メモリセル領域
の面積で割ったものと定義する。すなわち、埋め込み酸
化膜２の凸部が側面を斜め４５度になるように堆積され
る図１の場合、素子形成領域パターンを平面的に見て、
外周からｘだけ縮小した領域の面積を所定領域の面積で
割ったものを素子形成領域パターン凸部占有率とする。
また、分離酸化膜となる埋め込み酸化膜２がコンフォー
マルに堆積される図２の場合、素子形成領域パターンを
平面的に見て、外周からｘだけ拡大した領域の面積を所
定領域の面積で割ったものを素子形成領域パターン凸部
占有率とする。
を、各々の素子形成領域パターン４に対してｘだけサイ
ジングした領域を所定領域、たとえば、メモリセル領域
の面積で割ったものと定義する。すなわち、埋め込み酸
化膜２の凸部が側面を斜め４５度になるように堆積され
る図１の場合、素子形成領域パターンを平面的に見て、
外周からｘだけ縮小した領域の面積を所定領域の面積で
割ったものを素子形成領域パターン凸部占有率とする。
また、分離酸化膜となる埋め込み酸化膜２がコンフォー
マルに堆積される図２の場合、素子形成領域パターンを
平面的に見て、外周からｘだけ拡大した領域の面積を所
定領域の面積で割ったものを素子形成領域パターン凸部
占有率とする。
【００４０】また、ダミーパターン凸部占有率を、各々
のダミーパターン５が占有する平面領域に対してｘだけ
サイジングした領域を所定セル領域で割ったものと定義
する。すなわち、埋め込み酸化膜２凸部が側面を斜め４
５度になるように堆積される図１の場合、ダミーパター
ン５の平面を外周からｘだけ縮小した領域の面積を所定
セル領域の面積で割ったものをダミーパターン凸部占有
率とする。また、埋め込み絶縁膜２がコンフォーマルに
堆積される図２の場合、ダミーパターン５の平面を外周
からサイジング量ｘだけ拡大した領域面積を所定セル領
域の面積で割ったものをダミーパターン凸部占有率とす
る。
のダミーパターン５が占有する平面領域に対してｘだけ
サイジングした領域を所定セル領域で割ったものと定義
する。すなわち、埋め込み酸化膜２凸部が側面を斜め４
５度になるように堆積される図１の場合、ダミーパター
ン５の平面を外周からｘだけ縮小した領域の面積を所定
セル領域の面積で割ったものをダミーパターン凸部占有
率とする。また、埋め込み絶縁膜２がコンフォーマルに
堆積される図２の場合、ダミーパターン５の平面を外周
からサイジング量ｘだけ拡大した領域面積を所定セル領
域の面積で割ったものをダミーパターン凸部占有率とす
る。
【００４１】上記従来技術で説明したとおり、図１およ
び図２の状態から埋め込み酸化膜２をＣＭＰで研磨して
表面の平坦化を行なう場合、凸部占有率が広い範囲で部
分ごとに大きく異なると、ＣＭＰ研磨布の面圧の相違に
より、研磨レートが異なり、分離酸化膜に絶対段差が残
るという問題がある。このとき、もとの素子形成領域パ
ターンおよびダミーパターンの凸部占有率が、それぞれ
部分ごとに２０％以上異なると有意段差が認められる。
そのため、素子形成領域パターン凸部占有率とダミーパ
ターン占有率との差を２０％以内にすることが必要とな
る。このようなダミーパターンを有する本実施の形態に
おける半導体装置の設計フローおよび構造を説明する。
び図２の状態から埋め込み酸化膜２をＣＭＰで研磨して
表面の平坦化を行なう場合、凸部占有率が広い範囲で部
分ごとに大きく異なると、ＣＭＰ研磨布の面圧の相違に
より、研磨レートが異なり、分離酸化膜に絶対段差が残
るという問題がある。このとき、もとの素子形成領域パ
ターンおよびダミーパターンの凸部占有率が、それぞれ
部分ごとに２０％以上異なると有意段差が認められる。
そのため、素子形成領域パターン凸部占有率とダミーパ
ターン占有率との差を２０％以内にすることが必要とな
る。このようなダミーパターンを有する本実施の形態に
おける半導体装置の設計フローおよび構造を説明する。
【００４２】本実施の形態における半導体装置を設計す
るためのマスク形成での最初の段階においては、まず、
図３に示すように、所定領域６０内に直交するグリッド
にで仕切られた所定セル領域６が複数配置され、この所
定セル領域６内にはダミーパターン５が配置されてい
る。所定セル領域６の内側にある個々のダミーパターン
５は、ＣＡＤデータ上では２頂点で形成できる図４に示
すような長方形からなる形状となっている。また、所定
セル領域６内部の構成は、図５〜図８に示すような複数
の長方形で構成されていてもよい。
るためのマスク形成での最初の段階においては、まず、
図３に示すように、所定領域６０内に直交するグリッド
にで仕切られた所定セル領域６が複数配置され、この所
定セル領域６内にはダミーパターン５が配置されてい
る。所定セル領域６の内側にある個々のダミーパターン
５は、ＣＡＤデータ上では２頂点で形成できる図４に示
すような長方形からなる形状となっている。また、所定
セル領域６内部の構成は、図５〜図８に示すような複数
の長方形で構成されていてもよい。
【００４３】次に、このようなダミーパターン５が配置
された所定セル領域６を複数有する所定領域６０に、素
子形成領域パターン、ウェル、ゲート電極等を配置して
いくＣＡＤフローを、図９〜図１２を用いて説明する。
なお、アルミニウム配線層の形成工程等は省略してい
る。
された所定セル領域６を複数有する所定領域６０に、素
子形成領域パターン、ウェル、ゲート電極等を配置して
いくＣＡＤフローを、図９〜図１２を用いて説明する。
なお、アルミニウム配線層の形成工程等は省略してい
る。
【００４４】まず、フロー１として、半導体装置を構成
する所定領域６０全面に、図４に示すように、ダミーパ
ターン５を有する所定セル領域６を直行するグリッドに
規則的に配置する。その後、この複数の所定セル領域６
を有する所定領域６０に、Ｐウェル８またはＮウェル
９、素子形成領域パターン４を配置する。その後、複数
の素子形成領域パターン４同士を接続するようにゲート
電極１２を素子形成領域パターン４の上に重ねて配置
し、図９に示すような状態とする。
する所定領域６０全面に、図４に示すように、ダミーパ
ターン５を有する所定セル領域６を直行するグリッドに
規則的に配置する。その後、この複数の所定セル領域６
を有する所定領域６０に、Ｐウェル８またはＮウェル
９、素子形成領域パターン４を配置する。その後、複数
の素子形成領域パターン４同士を接続するようにゲート
電極１２を素子形成領域パターン４の上に重ねて配置
し、図９に示すような状態とする。
【００４５】次に、フロー２として、図１０に示すよう
に、素子形成領域パターン４と平面的接触するダミーパ
ターン５を有する所定セル領域６内のダミーパターン５
を削除する。このとき、素子形成領域パターン４に対し
て所望のオーバーサイズをかけておけば、すなわち、少
し大きめの素子形成領域パターン４を想定して所定セル
領域６内のダミーパターン５を削除すれば、素子形成領
域パターン４とダミーパターン５との間の分離特性を十
分に保つような半導体装置を形成することができる。
に、素子形成領域パターン４と平面的接触するダミーパ
ターン５を有する所定セル領域６内のダミーパターン５
を削除する。このとき、素子形成領域パターン４に対し
て所望のオーバーサイズをかけておけば、すなわち、少
し大きめの素子形成領域パターン４を想定して所定セル
領域６内のダミーパターン５を削除すれば、素子形成領
域パターン４とダミーパターン５との間の分離特性を十
分に保つような半導体装置を形成することができる。
【００４６】次に、フロー３として、Ｐウェル領域８ま
たはＮウェル領域９の境界線と交差するダミーパターン
５を有する所定セル領域６を削除する。このとき、Ｎウ
ェル領域９に対して所望のオーバーサイズとアンダーサ
イズとをかけてＡＮＤ処理を行なったもの、すなわち、
実際のＰウェル領域８またはＮウェル領域９の境界線よ
りも少し大き目の領域の内側と、実際のＰウェル領域８
またはＮウェル領域９より少し小さ目の領域の外側との
重なる領域と交差するダミーパターン５を有する所定セ
ル領域６を削除すれば、Ｐウェル領域８またはＮウェル
領域９の分離特性をより確実に保つことができる半導体
装置を形成できる。
たはＮウェル領域９の境界線と交差するダミーパターン
５を有する所定セル領域６を削除する。このとき、Ｎウ
ェル領域９に対して所望のオーバーサイズとアンダーサ
イズとをかけてＡＮＤ処理を行なったもの、すなわち、
実際のＰウェル領域８またはＮウェル領域９の境界線よ
りも少し大き目の領域の内側と、実際のＰウェル領域８
またはＮウェル領域９より少し小さ目の領域の外側との
重なる領域と交差するダミーパターン５を有する所定セ
ル領域６を削除すれば、Ｐウェル領域８またはＮウェル
領域９の分離特性をより確実に保つことができる半導体
装置を形成できる。
【００４７】さらに、フロー４として、ゲート電極１２
が形成される領域と交差するダミーパターン５を有する
所定セル領域６を削除する。このとき、ゲート電極１２
を形成する領域に対しても所望のオーバーサイズをかけ
て、所定セル領域６のダミーパターン５を除去すれば、
アライメントずれ等に対するマージン、すなわち、重ね
合せ誤差に対する余裕も確保できる。
が形成される領域と交差するダミーパターン５を有する
所定セル領域６を削除する。このとき、ゲート電極１２
を形成する領域に対しても所望のオーバーサイズをかけ
て、所定セル領域６のダミーパターン５を除去すれば、
アライメントずれ等に対するマージン、すなわち、重ね
合せ誤差に対する余裕も確保できる。
【００４８】上記のフロー１〜４を経て残ったダミーパ
ターン５を有する所定セル領域６と所望の素子形成領域
パターン４とを重ねて同一のマスクに開口パターンを作
り込み、このマスクを用いてトレンチ分離により半導体
基板２に素子形成領域パターン４およびダミーパターン
５を形成する。
ターン５を有する所定セル領域６と所望の素子形成領域
パターン４とを重ねて同一のマスクに開口パターンを作
り込み、このマスクを用いてトレンチ分離により半導体
基板２に素子形成領域パターン４およびダミーパターン
５を形成する。
【００４９】なお、上記のフロー２〜４については、順
不同であり、フロー３およびフロー４については、プロ
セスにより省くことも可能である。また、それぞれのダ
ミーパターン５の削除処理は素子形成領域パターン４、
Ｐウェル領域８またはＮウェル領域９、ゲート電極１２
を形成する領域を所望のサイジング、すなわち、領域の
大きさを調節した処理を行なった後、それぞれのパター
ンを重ね合せて、一括でマスクに開口パターンを形成し
てもよい。
不同であり、フロー３およびフロー４については、プロ
セスにより省くことも可能である。また、それぞれのダ
ミーパターン５の削除処理は素子形成領域パターン４、
Ｐウェル領域８またはＮウェル領域９、ゲート電極１２
を形成する領域を所望のサイジング、すなわち、領域の
大きさを調節した処理を行なった後、それぞれのパター
ンを重ね合せて、一括でマスクに開口パターンを形成し
てもよい。
【００５０】上記のような設計フローによって、ダミー
パターンを有する半導体装置を製造すためのマスクに、
上記の形状を開口することにより、リソグラフィ技術お
よびエッチング技術を用いて、半導体装置の素子分離領
域であってダミーパターン５を形成すべきでない領域を
除いた領域に網羅的にダミーパターン５を配置すること
ができる。それにより、平坦化を行なうためのダミーパ
ターン５の配置を、ＣＡＤ等により自動的行なうことが
できる。そのため、ダミーパターン５を有する半導体装
置を製造するためのマスクの形成がより簡単となる。
パターンを有する半導体装置を製造すためのマスクに、
上記の形状を開口することにより、リソグラフィ技術お
よびエッチング技術を用いて、半導体装置の素子分離領
域であってダミーパターン５を形成すべきでない領域を
除いた領域に網羅的にダミーパターン５を配置すること
ができる。それにより、平坦化を行なうためのダミーパ
ターン５の配置を、ＣＡＤ等により自動的行なうことが
できる。そのため、ダミーパターン５を有する半導体装
置を製造するためのマスクの形成がより簡単となる。
【００５１】また、同一のマスクに本来の素子形成領域
パターン４とダミーパターン５とを一括して形成する開
口を形成することができるため、半導体装置の製造工程
が短縮される。
パターン４とダミーパターン５とを一括して形成する開
口を形成することができるため、半導体装置の製造工程
が短縮される。
【００５２】また、ダミーパターンの平面形状は長方形
であるため、ダミーパターン凸部占有率の計算が簡単と
なる。そのため、ＣＡＤ等を用いてダミーパターを網羅
的に配置する場合に設計が簡単となる。
であるため、ダミーパターン凸部占有率の計算が簡単と
なる。そのため、ＣＡＤ等を用いてダミーパターを網羅
的に配置する場合に設計が簡単となる。
【００５３】また、上記のように、複数の所定セル領域
６を有する所定領域６０が複数存在する場合において、
本実施の形態の半導体装置によれば、ダミーパターン凸
部占有率を、所定領域の素子形成領域パターン占有率そ
れぞれの平均値と略同程度の値になるように設定するこ
とが可能となる。それにより、たとえば、素子形成領域
パターン４およびダミーパターン５上に形成される埋め
込み酸化膜２が凸部となる部分が４５度の傾斜角を有す
る側壁を備えるように形成される図１に示すような場
合、研磨に対して有効に抵抗する凸部がもとのパターン
より小さくなるため、所定領域ごとの凸部占有率のばら
つきが大きくなるが、所定領域６０それぞれの素子形成
領域パターン凸部占有率の平均値を有するダミーパター
ン５を形成することで、ＣＭＰ工程実行後の有意段差の
発生を効率的に抑制できる。
６を有する所定領域６０が複数存在する場合において、
本実施の形態の半導体装置によれば、ダミーパターン凸
部占有率を、所定領域の素子形成領域パターン占有率そ
れぞれの平均値と略同程度の値になるように設定するこ
とが可能となる。それにより、たとえば、素子形成領域
パターン４およびダミーパターン５上に形成される埋め
込み酸化膜２が凸部となる部分が４５度の傾斜角を有す
る側壁を備えるように形成される図１に示すような場
合、研磨に対して有効に抵抗する凸部がもとのパターン
より小さくなるため、所定領域ごとの凸部占有率のばら
つきが大きくなるが、所定領域６０それぞれの素子形成
領域パターン凸部占有率の平均値を有するダミーパター
ン５を形成することで、ＣＭＰ工程実行後の有意段差の
発生を効率的に抑制できる。
【００５４】また、ダミーパターン凸部占有率を、素子
形成領域パターン凸部占有率が最も大きな所定領域６
０、たとえば、メモリセル領域の素子形成領域パターン
凸部占有率と略同程度の値になるように設定することも
可能となる。たとえば、素子形成領域パターン４および
ダミーパターン６上に形成される埋め込み酸化膜２がコ
ンフォーマルに堆積される図２に示すような場合、すな
わち、素子形成領域パターン４および素子分離領域３が
形成する凹凸の表面に沿って平行に埋め込み酸化膜２が
形成される図２に示すような場合、素子形成領域パター
ン上に形成され、研磨に対して有効に抵抗として機能す
る凸部の占有率は全ての所定領域６０においてもとのパ
ターンより大きくなるため、最も大きな所定領域の凸部
占有率と同程度の凸部占有率を有するダミーパターン５
を形成することで、ＣＭＰ工程実行後の有意段差の発生
を有効に抑制できる。
形成領域パターン凸部占有率が最も大きな所定領域６
０、たとえば、メモリセル領域の素子形成領域パターン
凸部占有率と略同程度の値になるように設定することも
可能となる。たとえば、素子形成領域パターン４および
ダミーパターン６上に形成される埋め込み酸化膜２がコ
ンフォーマルに堆積される図２に示すような場合、すな
わち、素子形成領域パターン４および素子分離領域３が
形成する凹凸の表面に沿って平行に埋め込み酸化膜２が
形成される図２に示すような場合、素子形成領域パター
ン上に形成され、研磨に対して有効に抵抗として機能す
る凸部の占有率は全ての所定領域６０においてもとのパ
ターンより大きくなるため、最も大きな所定領域の凸部
占有率と同程度の凸部占有率を有するダミーパターン５
を形成することで、ＣＭＰ工程実行後の有意段差の発生
を有効に抑制できる。
【００５５】また、ダミーパターン凸部占有率を素子形
成領域パターン凸部占有率の８０％〜１２０％の範囲に
調節することにより、ダミーパターン凸部占有率と素子
形成領域パターンの凸部占有率とが２０％以上相違する
ことにより生じる、ＣＭＰ実行後において段差が５００
Å以上となる有意段差が残存することを低減できる。そ
の結果、埋め込み酸化膜２を形成する以後の工程の精度
が向上するため、半導体装置の歩留まりが向上する。
成領域パターン凸部占有率の８０％〜１２０％の範囲に
調節することにより、ダミーパターン凸部占有率と素子
形成領域パターンの凸部占有率とが２０％以上相違する
ことにより生じる、ＣＭＰ実行後において段差が５００
Å以上となる有意段差が残存することを低減できる。そ
の結果、埋め込み酸化膜２を形成する以後の工程の精度
が向上するため、半導体装置の歩留まりが向上する。
【００５６】また、不純物拡散領域であるＰウェル領域
８またはＮウェル領域９の境界線上に位置するダミーパ
ターン５が除去されているため、境界線上に位置するダ
ミーパターン５を介して生じる、異なる導電型の不純物
拡散領域同士の間でＰＮ接合面を貫通する電流が発生す
るラッチアップ現象を抑制することができるため、半導
体装置の誤作動を防止できる。
８またはＮウェル領域９の境界線上に位置するダミーパ
ターン５が除去されているため、境界線上に位置するダ
ミーパターン５を介して生じる、異なる導電型の不純物
拡散領域同士の間でＰＮ接合面を貫通する電流が発生す
るラッチアップ現象を抑制することができるため、半導
体装置の誤作動を防止できる。
【００５７】また、導電層、たとえば、ゲート電極等か
ら電気的影響を受けるおそれが大きな位置にダミーパタ
ーン５を配置しないことにより、不純物拡散領域に形成
されたダミーパターン５を介して、トランジスタ等の素
子が導電層から間接的に受ける電気的影響を抑制し易く
なるため、半導体装置の誤作動等を抑制できる。
ら電気的影響を受けるおそれが大きな位置にダミーパタ
ーン５を配置しないことにより、不純物拡散領域に形成
されたダミーパターン５を介して、トランジスタ等の素
子が導電層から間接的に受ける電気的影響を抑制し易く
なるため、半導体装置の誤作動等を抑制できる。
【００５８】（実施の形態２）次に、実施の形態２にお
ける半導体装置を説明する。本実施の形態における半導
体装置は、アライメントマークの周辺の少なくとも５０
μｍ以内に配置するダミーパターンのダミーパターン凸
部占有率を、所定領域に配置されたダミーパターン全体
のダミーパターン凸部占有率よりも２０％以上小さくな
るようにする。このとき、アライメントマークおよび周
辺のダミーパターンの部分では、ディシング、すなわ
ち、研磨され、リセス、すなわち、凹みが形成される
が、アライメントマークの機能には影響がない程度であ
る。なお、アライメントマークの周辺に配置するダミー
パターンのダミーパターン凸部占有率は、０％、すなわ
ち、ダミーパターンがなくてもよい。また、このアライ
メントマークは、重ね合せの精度を検査するために用い
る検査用のアライメントマークであってもよい。
ける半導体装置を説明する。本実施の形態における半導
体装置は、アライメントマークの周辺の少なくとも５０
μｍ以内に配置するダミーパターンのダミーパターン凸
部占有率を、所定領域に配置されたダミーパターン全体
のダミーパターン凸部占有率よりも２０％以上小さくな
るようにする。このとき、アライメントマークおよび周
辺のダミーパターンの部分では、ディシング、すなわ
ち、研磨され、リセス、すなわち、凹みが形成される
が、アライメントマークの機能には影響がない程度であ
る。なお、アライメントマークの周辺に配置するダミー
パターンのダミーパターン凸部占有率は、０％、すなわ
ち、ダミーパターンがなくてもよい。また、このアライ
メントマークは、重ね合せの精度を検査するために用い
る検査用のアライメントマークであってもよい。
【００５９】このような構造にすることにより、アライ
メントマークの近傍のみダミーパターン占有率が小さく
なるため、露光波長の大きな光を用いてアライメント精
度を検査する場合においても、アライメントマークが形
成する段差の代わりにダミーパターンが有する段差を誤
って検出するおそれが小さくなるため、アライメントマ
ークの段差を検出し易くなる。その結果、アライメント
マークを用いる場合の重ね合せ精度の検査の正確性を向
上させることが可能となる。
メントマークの近傍のみダミーパターン占有率が小さく
なるため、露光波長の大きな光を用いてアライメント精
度を検査する場合においても、アライメントマークが形
成する段差の代わりにダミーパターンが有する段差を誤
って検出するおそれが小さくなるため、アライメントマ
ークの段差を検出し易くなる。その結果、アライメント
マークを用いる場合の重ね合せ精度の検査の正確性を向
上させることが可能となる。
【００６０】（実施の形態３）次に、実施の形態３にお
ける半導体装置を、図１３および図１４を用いて説明す
る。本実施の形態における半導体装置は、ゲート電極１
２を形成するためのマスクに、ダミーパターン５の開口
と同一平面形状のゲート電極ダミーパターン１３の開口
を形成して、図１３の平面図および図１４の断面図に示
すように、素子形成領域パターン４、ダミーパターン５
および分離酸絶縁膜２ａの表面を覆うゲート絶縁膜とな
る膜１２ａの上に、ゲート電極１２を形成すると同時に
ダミーパターン５の直上位置にゲート電極ダミーパター
ン１３を形成したものである。
ける半導体装置を、図１３および図１４を用いて説明す
る。本実施の形態における半導体装置は、ゲート電極１
２を形成するためのマスクに、ダミーパターン５の開口
と同一平面形状のゲート電極ダミーパターン１３の開口
を形成して、図１３の平面図および図１４の断面図に示
すように、素子形成領域パターン４、ダミーパターン５
および分離酸絶縁膜２ａの表面を覆うゲート絶縁膜とな
る膜１２ａの上に、ゲート電極１２を形成すると同時に
ダミーパターン５の直上位置にゲート電極ダミーパター
ン１３を形成したものである。
【００６１】このような構造にすることによって、ゲー
ト電極１２を形成する工程において、ゲート電極１２を
形成するための導電層のエッチングが、ゲート電極１２
となる部分だけでなく、半導体基板の表面全体で略均等
に行われる。その結果、半導体基板の表面全体でエッチ
ングガス等の分布が略均一になるため、ゲート電極１２
のエッチングによる寸法制御性が向上する。
ト電極１２を形成する工程において、ゲート電極１２を
形成するための導電層のエッチングが、ゲート電極１２
となる部分だけでなく、半導体基板の表面全体で略均等
に行われる。その結果、半導体基板の表面全体でエッチ
ングガス等の分布が略均一になるため、ゲート電極１２
のエッチングによる寸法制御性が向上する。
【００６２】また、実施の形態１で示したダミーパター
ンが有する効果と同様に、ゲート電極１２およびゲート
電極ダミーパターン１３を同一のマスクパターンに作り
込むことで、ＣＡＤ処理の負荷増加なく、ゲート電極形
成工程以後における、層間絶縁膜表面の平坦性の向上、
および、層間絶縁膜の上に形成される配線等の寸法制御
性の向上を図り得る半導体装置を形成できる。
ンが有する効果と同様に、ゲート電極１２およびゲート
電極ダミーパターン１３を同一のマスクパターンに作り
込むことで、ＣＡＤ処理の負荷増加なく、ゲート電極形
成工程以後における、層間絶縁膜表面の平坦性の向上、
および、層間絶縁膜の上に形成される配線等の寸法制御
性の向上を図り得る半導体装置を形成できる。
【００６３】（実施の形態４）実施の形態４における半
導体装置を図１５および図１６を用いて説明する。本実
施の形態における半導体装置は、図１５および図１６に
示すように、Ｐ型半導体基板７上にＮウェル領域９とＰ
ウェル８領域とが形成され、それぞれのウェル領域内に
素子形成領域パターン４およびダミーパターン５が形成
されたＣＭＯＳ構造の半導体装置である。また、Ｎウェ
ル領域９およびＰウェル領域８に形成された素子形成領
域パターン４の上表面から所定の深さにおいては、トラ
ンジスタのソース／ドレイン領域を構成するＮ+ 拡散領
域１０ａ，１０ｂおよびＰ+拡散領域１１ａ，１１ｂが
それぞれ形成されている。また、Ｎウェル領域９に形成
されたダミーパターン５の上表面から所定の深さにおい
ては、不純物拡散領域６ａが形成されているが、少なく
とも一部の領域に、表面までウェル領域と連続するＮ型
不純物拡散領域が残存している。また、Ｐウェル領域８
の上表面から所定の深さにかけては、不純物拡散領域６
ｂが形成されているが、少なくとも一部の領域に、表面
までウェル領域と連続するＰ型不純物拡散領域が残存し
ている。また、素子形成領域パターン４およびダミーパ
ターン５の表面上には高融点金属シリサイド膜１５が形
成されている。
導体装置を図１５および図１６を用いて説明する。本実
施の形態における半導体装置は、図１５および図１６に
示すように、Ｐ型半導体基板７上にＮウェル領域９とＰ
ウェル８領域とが形成され、それぞれのウェル領域内に
素子形成領域パターン４およびダミーパターン５が形成
されたＣＭＯＳ構造の半導体装置である。また、Ｎウェ
ル領域９およびＰウェル領域８に形成された素子形成領
域パターン４の上表面から所定の深さにおいては、トラ
ンジスタのソース／ドレイン領域を構成するＮ+ 拡散領
域１０ａ，１０ｂおよびＰ+拡散領域１１ａ，１１ｂが
それぞれ形成されている。また、Ｎウェル領域９に形成
されたダミーパターン５の上表面から所定の深さにおい
ては、不純物拡散領域６ａが形成されているが、少なく
とも一部の領域に、表面までウェル領域と連続するＮ型
不純物拡散領域が残存している。また、Ｐウェル領域８
の上表面から所定の深さにかけては、不純物拡散領域６
ｂが形成されているが、少なくとも一部の領域に、表面
までウェル領域と連続するＰ型不純物拡散領域が残存し
ている。また、素子形成領域パターン４およびダミーパ
ターン５の表面上には高融点金属シリサイド膜１５が形
成されている。
【００６４】このように構造することによって、不純物
拡散領域６ａ，６ｂ以外のダミーパターン５の上面に残
存するウェル領域と連続する部分により、ダミーパター
ン５の上面に形成された高融点金属シリサイド膜１５を
Ｎウェル領域９またはＰウェル領域８と同電位に固定す
ることができる。また、Ｎ+ 拡散領域１０ａ，１０ｂお
よびＰ+拡散領域１１ａ，１１ｂ以外の素子形成領域パ
ターン４の上面に残存するウェル領域と連続する部分に
より、素子形成領域パターン４上に形成された高融点金
属シリサイド膜１５もＰウェル領域８またはＮウェル領
域９と同電位に固定される。その結果、ＣＭＯＳ構造に
起因する特有のノイズを低減することができる。すなわ
ち、上記のような構造にすることにより、素子形成領域
パターン４およびダミーパターン５の表面を、Ｐウェル
領域８またはＮウェル領域９と同電位に固定することが
できることにより、Ｐウェル領域８内またはＮウェル領
域９内それぞれにおいて、素子形成領域パターン４とダ
ミーパターン５との間に電位差が生じることを抑制でき
る。その結果、Ｐウェル領域８またはＮウェル領域９内
部で、電位差ができることを抑制できるため、電位差に
よって生じる、ＰＮ接合面を貫通するような電流が発生
するラッチアップ現象を防止することが可能となる。
拡散領域６ａ，６ｂ以外のダミーパターン５の上面に残
存するウェル領域と連続する部分により、ダミーパター
ン５の上面に形成された高融点金属シリサイド膜１５を
Ｎウェル領域９またはＰウェル領域８と同電位に固定す
ることができる。また、Ｎ+ 拡散領域１０ａ，１０ｂお
よびＰ+拡散領域１１ａ，１１ｂ以外の素子形成領域パ
ターン４の上面に残存するウェル領域と連続する部分に
より、素子形成領域パターン４上に形成された高融点金
属シリサイド膜１５もＰウェル領域８またはＮウェル領
域９と同電位に固定される。その結果、ＣＭＯＳ構造に
起因する特有のノイズを低減することができる。すなわ
ち、上記のような構造にすることにより、素子形成領域
パターン４およびダミーパターン５の表面を、Ｐウェル
領域８またはＮウェル領域９と同電位に固定することが
できることにより、Ｐウェル領域８内またはＮウェル領
域９内それぞれにおいて、素子形成領域パターン４とダ
ミーパターン５との間に電位差が生じることを抑制でき
る。その結果、Ｐウェル領域８またはＮウェル領域９内
部で、電位差ができることを抑制できるため、電位差に
よって生じる、ＰＮ接合面を貫通するような電流が発生
するラッチアップ現象を防止することが可能となる。
【００６５】また、図１６に示すように、同一ウェル領
域内のソース／ドレイン領域等を形成するための開口パ
ターン１２ａ，１２ｂ，１３ａ，１３ｂを有するマスク
と同一の不純物注入マスクに不純物拡散領域６ａ，６ｂ
を形成するための開口パターン１４ａ，１４ｂを、素子
形成領域パターン４およびダミーパターン５の大きさが
一律に縮小された開口パターンにして形成すれば、設計
が簡単で、かつ、工程数を増加することなくダミーパタ
ーン５の表面の電位固定を行なうことができる。
域内のソース／ドレイン領域等を形成するための開口パ
ターン１２ａ，１２ｂ，１３ａ，１３ｂを有するマスク
と同一の不純物注入マスクに不純物拡散領域６ａ，６ｂ
を形成するための開口パターン１４ａ，１４ｂを、素子
形成領域パターン４およびダミーパターン５の大きさが
一律に縮小された開口パターンにして形成すれば、設計
が簡単で、かつ、工程数を増加することなくダミーパタ
ーン５の表面の電位固定を行なうことができる。
【００６６】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００６７】
【発明の効果】請求項１〜５に記載の本発明における半
導体装置によれば、ＣＭＰ工程実行後の有意段差の発生
を効率的に抑制できる。
導体装置によれば、ＣＭＰ工程実行後の有意段差の発生
を効率的に抑制できる。
【００６８】請求項６に記載の本発明における半導体装
置によれば、ＣＡＤ等を用いてダミーパターを網羅的に
配置する場合に設計が簡単となる。
置によれば、ＣＡＤ等を用いてダミーパターを網羅的に
配置する場合に設計が簡単となる。
【００６９】請求項７に記載の本発明における半導体装
置によれば、異なる導電型の不純物拡散領域同士の間で
のラッチアップ現象を抑制することができるため、半導
体装置の誤作動を防止できる。
置によれば、異なる導電型の不純物拡散領域同士の間で
のラッチアップ現象を抑制することができるため、半導
体装置の誤作動を防止できる。
【００７０】請求項８に記載の本発明における半導体装
置によれば、導電層の電気的影響を受けるおそれの大き
な位置にダミーパターンを有しないため、導電層から受
ける電気的影響を抑制し易くなり、半導体装置の誤作動
等を抑制できる。
置によれば、導電層の電気的影響を受けるおそれの大き
な位置にダミーパターンを有しないため、導電層から受
ける電気的影響を抑制し易くなり、半導体装置の誤作動
等を抑制できる。
【００７１】請求項９に記載の本発明における半導体装
置によれば、本来の素子形成領域パターンが形成される
マスクと同一のマスクにダミーパターンを形成すること
によって、１工程で本来の素子形成領域パターンとダミ
ーパターンとを同時に形成することが可能となるため、
半導体装置の製造工程が短縮できる。
置によれば、本来の素子形成領域パターンが形成される
マスクと同一のマスクにダミーパターンを形成すること
によって、１工程で本来の素子形成領域パターンとダミ
ーパターンとを同時に形成することが可能となるため、
半導体装置の製造工程が短縮できる。
【００７２】請求項１０に記載の本発明における半導体
装置によれば、アライメントマークの段差を検出し易く
なるため、アライメント精度を向上させることが可能と
なる。
装置によれば、アライメントマークの段差を検出し易く
なるため、アライメント精度を向上させることが可能と
なる。
【００７３】請求項１１に記載の本発明における半導体
装置によれば、ゲート電極形成後の平坦化処理工程での
研磨精度を向上させることができる。
装置によれば、ゲート電極形成後の平坦化処理工程での
研磨精度を向上させることができる。
【００７４】請求項１２に記載の本発明における半導体
装置によれば、、不純物拡散領域の各々の部分で電位差
が生じることに起因して発生するラッチアップ現象を抑
制することが可能となる。また、このような領域は、Ｐ
Ｎ接合を形成するようなソース／ドレイン領域を形成す
る工程における不純物注入のためのマスクと同一マスク
に形成できるため、製造工程の増加はなくラッチアップ
現象を抑制することが可能となる。
装置によれば、、不純物拡散領域の各々の部分で電位差
が生じることに起因して発生するラッチアップ現象を抑
制することが可能となる。また、このような領域は、Ｐ
Ｎ接合を形成するようなソース／ドレイン領域を形成す
る工程における不純物注入のためのマスクと同一マスク
に形成できるため、製造工程の増加はなくラッチアップ
現象を抑制することが可能となる。
【図１】 実施の形態１の半導体装置において、ＨＤＰ
−ＣＶＤ装置で堆積した酸化膜のように、エッチングと
デポジションを繰り返して、素子形成領域パターンが形
成する凸部の上に側面が斜め４５度になるように形成さ
れた埋め込み酸化膜を示す図である。
−ＣＶＤ装置で堆積した酸化膜のように、エッチングと
デポジションを繰り返して、素子形成領域パターンが形
成する凸部の上に側面が斜め４５度になるように形成さ
れた埋め込み酸化膜を示す図である。
【図２】 実施の形態１の半導体装置において、プラズ
マＣＶＤ装置で堆積されたＴＥＯＳ酸化膜のように、凹
凸に対してコンフォーマルに堆積した埋め込み酸化膜を
示す図である。
マＣＶＤ装置で堆積されたＴＥＯＳ酸化膜のように、凹
凸に対してコンフォーマルに堆積した埋め込み酸化膜を
示す図である。
【図３】 実施の形態１の半導体装置において、ダミー
パターンが、直交するグリッド内部に規則的に配置され
た状態を示す図である。
パターンが、直交するグリッド内部に規則的に配置され
た状態を示す図である。
【図４】 実施の形態１の半導体装置において、ダミー
パターンが所定セル領域内にセルと中心を同一とする長
方形に配置された状態を示す図である。
パターンが所定セル領域内にセルと中心を同一とする長
方形に配置された状態を示す図である。
【図５】 実施の形態１の半導体装置において、所定セ
ル領域の中に長方形のダミーパターンが複数配置された
一例を示す図である。
ル領域の中に長方形のダミーパターンが複数配置された
一例を示す図である。
【図６】 実施の形態１の半導体装置において、所定セ
ル領域の中に長方形のダミーパターンが複数配置された
他の例を示す図である。
ル領域の中に長方形のダミーパターンが複数配置された
他の例を示す図である。
【図７】 実施の形態１の半導体装置において、所定セ
ル領域の中に長方形のダミーパターンが複数配置された
他の例を示す図である。
ル領域の中に長方形のダミーパターンが複数配置された
他の例を示す図である。
【図８】 実施の形態１の半導体装置において、所定セ
ル領域の中に長方形のダミーパターンが複数配置された
他の例を示す図である。
ル領域の中に長方形のダミーパターンが複数配置された
他の例を示す図である。
【図９】 実施の形態１のダミーパターンを有する半導
体装置を製造するためのマスクを形成するＣＡＤフロー
１を模式的に示すための図である。
体装置を製造するためのマスクを形成するＣＡＤフロー
１を模式的に示すための図である。
【図１０】 実施の形態１のダミーパターンを有する半
導体装置を製造するためのマスクを形成するＣＡＤフロ
ー２を模式的に示すための図である。
導体装置を製造するためのマスクを形成するＣＡＤフロ
ー２を模式的に示すための図である。
【図１１】 実施の形態１のダミーパターンを有する半
導体装置を製造するためのマスクを形成するＣＡＤフロ
ー３を模式的に示すための図である。
導体装置を製造するためのマスクを形成するＣＡＤフロ
ー３を模式的に示すための図である。
【図１２】 実施の形態１のダミーパターンを有する半
導体装置を製造するためのマスクを形成するＣＡＤフロ
ー４を模式的に示すための図である。
導体装置を製造するためのマスクを形成するＣＡＤフロ
ー４を模式的に示すための図である。
【図１３】 実施の形態３のダミーパターンを有する半
導体装置において、ダミーパターンの上にゲート電極ダ
ミーパターンが形成された状態の平面を示す図である。
導体装置において、ダミーパターンの上にゲート電極ダ
ミーパターンが形成された状態の平面を示す図である。
【図１４】 実施の形態３のダミーパターンを有する半
導体装置において、ダミーパターンの上にゲート電極ダ
ミーパターンが形成された状態を示す、図１３のＡ−Ａ
線断面である。
導体装置において、ダミーパターンの上にゲート電極ダ
ミーパターンが形成された状態を示す、図１３のＡ−Ａ
線断面である。
【図１５】 実施の形態４のダミーパターンを有する半
導体装置において、ＣＭＯＳ構造において、ウェル内に
ダミーパターンが形成された状態を示す、図１６のＣ−
Ｃ線断面図である。
導体装置において、ＣＭＯＳ構造において、ウェル内に
ダミーパターンが形成された状態を示す、図１６のＣ−
Ｃ線断面図である。
【図１６】 実施の形態４のダミーパターンを有する半
導体装置において、ＣＭＯＳ構造において、ウェル内に
ダミーパターンが形成された場合の、素子形成領域パタ
ーンおよびダミーパターンの平面を示す、図１５のＢ−
Ｂ線断面図である。
導体装置において、ＣＭＯＳ構造において、ウェル内に
ダミーパターンが形成された場合の、素子形成領域パタ
ーンおよびダミーパターンの平面を示す、図１５のＢ−
Ｂ線断面図である。
【図１７】 従来のダミーパターンを有しない広いトレ
ンチ分離領域を有する半導体装置において、素子形成領
域パターンおよび素子分離領域を覆う層間絶縁膜が形成
された状態の断面を示す図である。
ンチ分離領域を有する半導体装置において、素子形成領
域パターンおよび素子分離領域を覆う層間絶縁膜が形成
された状態の断面を示す図である。
【図１８】 従来のダミーパターンを有しない広いトレ
ンチ分離領域を有する半導体装置において、分離絶縁膜
となる埋め込み膜がＣＭＰにより研磨された直後の状態
を示す図である。
ンチ分離領域を有する半導体装置において、分離絶縁膜
となる埋め込み膜がＣＭＰにより研磨された直後の状態
を示す図である。
【図１９】 従来のダミーパターンを有する半導体装置
において、素子形成領域パターンおよび素子分離領域を
覆う分離絶縁膜となる埋め込み膜が形成された状態の断
面を示す図である。
において、素子形成領域パターンおよび素子分離領域を
覆う分離絶縁膜となる埋め込み膜が形成された状態の断
面を示す図である。
【図２０】 従来のダミーパターンを有する半導体装置
において、素子形成領域パターンおよび素子分離領域を
覆う分離絶縁膜となる膜がＣＭＰにより研磨された直後
の状態を示す図である。
において、素子形成領域パターンおよび素子分離領域を
覆う分離絶縁膜となる膜がＣＭＰにより研磨された直後
の状態を示す図である。
【図２１】 従来のダミーパターン半導体装置におい
て、ダミーパターン凸部占有率ごとに、ＣＭＰにより研
磨された絶縁膜の残膜厚と研磨時間との関係を、グラフ
を用いて示す図である。
て、ダミーパターン凸部占有率ごとに、ＣＭＰにより研
磨された絶縁膜の残膜厚と研磨時間との関係を、グラフ
を用いて示す図である。
１ 半導体基板、２ 埋め込み酸化膜、２ａ 分離酸化
膜、３ 素子分離領域、４ 素子形成領域パターン、５
ダミーパターン、６ 所定セル領域、６ａ，６ｂ 不
純物拡散領域、７ 半導体基板、８ Ｐウェル、９ Ｎ
ウェル、１０ａ，１０ｂ Ｎ+拡散領域、１１ａ，１１
ｂ Ｐ+拡散領域、１２ ゲート電極、１３ ゲート電
極ダミーパターン、６０ 所定領域。
膜、３ 素子分離領域、４ 素子形成領域パターン、５
ダミーパターン、６ 所定セル領域、６ａ，６ｂ 不
純物拡散領域、７ 半導体基板、８ Ｐウェル、９ Ｎ
ウェル、１０ａ，１０ｂ Ｎ+拡散領域、１１ａ，１１
ｂ Ｐ+拡散領域、１２ ゲート電極、１３ ゲート電
極ダミーパターン、６０ 所定領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東谷 恵市 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 AA44 AA63 AA77 AA84 BA02 CA03 CA17 DA04 DA33 DA78
Claims (12)
- 【請求項１】 半導体基板に素子分離領域によって分離
形成された素子形成領域パターンと、 前記素子分離領域に形成されたダミーパターンとを備
え、 所定領域を前記素子形成領域パターンが占有する素子形
成領域パターン凸部占有率に対する、前記所定領域を複
数に区切る所定セル領域内を前記ダミーパターンが占有
するダミーパターン凸部占有率の比が、所定の値になる
ように設定された、半導体装置。 - 【請求項２】 前記所定領域が複数存在し、 前記ダミーパターン凸部占有率が、複数の前記所定領域
の前記素子形成領域凸部占有率それぞれの平均値と略同
程度の値になるように設定された、請求項１に記載の半
導体装置。 - 【請求項３】 前記所定領域が複数存在し、 前記ダミーパターン凸部占有率が、前記所定領域の素子
形成領域凸部占有率の最大値と略同程度の値になるよう
に設定された、請求項１に記載の半導体装置。 - 【請求項４】 前記略同程度の値の範囲が、８０％〜１
２０％の範囲内に設定された、請求項２または３に記載
の半導体装置。 - 【請求項５】 前記複数の所定領域において、前記素子
形成領域凸部占有率が最も大きな領域がメモリセル領域
である、請求項３または４に記載の半導体装置。 - 【請求項６】 １つの所定セル領域内に形成される前記
ダミーパターンが、少なくとも１以上の長方形を含む、
請求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 異なる導電型の不純物拡散領域同士の境
界線に位置する前記ダミーパターンが除去された、請求
項１〜６のいずれかに記載の半導体装置。 - 【請求項８】 所定の導電層から所定の距離内に位置す
る前記ダミーパターンが除去された、請求項１〜７のい
ずれかに記載の半導体装置。 - 【請求項９】 前記ダミーパターンが、前記半導体基板
をエッチングすることにより前記半導体基板の主表面が
残存して形成された、請求項１〜８のいずれかに記載の
半導体装置。 - 【請求項１０】 アライメントマークの外周から平面的
に５０μｍ以内の領域において、前記所定セル領域内の
前記ダミーパターン凸部占有率が、他の前記所定セル領
域の前記ダミーパターン凸部占有率より２０％以上小さ
くなるように設定された、請求項１〜９のいずれかに記
載の半導体装置。 - 【請求項１１】 前記素子形成領域パターンの上に形成
された導電層と、前記導電層と同一材質、同一膜厚で前
記ダミーパターンの上に形成されたダミー導電層とをさ
らに備えた、請求項１〜１０のいずれかに記載の半導体
装置。 - 【請求項１２】 同一ウェル内において、前記ダミーパ
ターンの主表面に形成された第１の導電層と、前記素子
形成領域パターンの主表面に形成された第２の導電層と
が同電位になるように、前記第１導電層と第２導電層と
がウェルにより電気的に接続された、請求項１〜１１の
いずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16125199A JP4786006B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置の設計方法および半導体装置の製造方法 |
| US09/444,557 US6291870B1 (en) | 1999-06-08 | 1999-11-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16125199A JP4786006B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置の設計方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349143A true JP2000349143A (ja) | 2000-12-15 |
| JP4786006B2 JP4786006B2 (ja) | 2011-10-05 |
Family
ID=15731543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16125199A Expired - Fee Related JP4786006B2 (ja) | 1999-06-08 | 1999-06-08 | 半導体装置の設計方法および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6291870B1 (ja) |
| JP (1) | JP4786006B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203905A (ja) * | 2000-12-28 | 2002-07-19 | Mitsubishi Electric Corp | レイアウト設計装置、レイアウト設計方法および半導体装置 |
| WO2002058133A2 (en) * | 2001-01-17 | 2002-07-25 | Motorola, Inc., A Corporation Of The State Of Delaware | Semiconductor tiling structure and method of formation |
| GB2374460A (en) * | 2000-12-26 | 2002-10-16 | Nec Corp | Shallow trench isolation (STI) by accounting for the occupation density of raised sections of the insulating film over the dummy patterns |
| JP2006108541A (ja) * | 2004-10-08 | 2006-04-20 | Ricoh Co Ltd | 半導体集積回路装置 |
| US7682880B2 (en) | 2003-01-14 | 2010-03-23 | Nec Electronics Corporation | Method and device for producing layout patterns of a semiconductor device having an even wafer surface |
| CN106898657A (zh) * | 2015-12-21 | 2017-06-27 | 联华电子股份有限公司 | 半导体元件 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563148B2 (en) * | 2000-04-19 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with dummy patterns |
| TWI233660B (en) * | 2003-10-06 | 2005-06-01 | Macronix Int Co Ltd | Overlay mark and method of fabricating the same |
| US7842933B2 (en) * | 2003-10-22 | 2010-11-30 | Applied Materials Israel, Ltd. | System and method for measuring overlay errors |
| US9046475B2 (en) | 2011-05-19 | 2015-06-02 | Applied Materials Israel, Ltd. | High electron energy based overlay error measurement methods and systems |
| USD729808S1 (en) * | 2013-03-13 | 2015-05-19 | Nagrastar Llc | Smart card interface |
| USD780763S1 (en) * | 2015-03-20 | 2017-03-07 | Nagrastar Llc | Smart card interface |
| JP2017041597A (ja) * | 2015-08-21 | 2017-02-23 | シナプティクス・ジャパン合同会社 | 半導体装置および半導体装置製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW272310B (en) | 1994-11-09 | 1996-03-11 | At & T Corp | Process for producing multi-level metallization in an integrated circuit |
| JP3604482B2 (ja) | 1995-12-25 | 2004-12-22 | 松下電器産業株式会社 | 半導体装置および半導体装置の製造方法 |
| US5885856A (en) * | 1996-08-21 | 1999-03-23 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making |
| US6211050B1 (en) * | 1999-03-03 | 2001-04-03 | Chartered Semiconductor Manufacturing Ltd. | Fill pattern in kerf areas to prevent localized non-uniformities of insulating layers at die corners on semiconductor substrates |
-
1999
- 1999-06-08 JP JP16125199A patent/JP4786006B2/ja not_active Expired - Fee Related
- 1999-11-19 US US09/444,557 patent/US6291870B1/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2374460A (en) * | 2000-12-26 | 2002-10-16 | Nec Corp | Shallow trench isolation (STI) by accounting for the occupation density of raised sections of the insulating film over the dummy patterns |
| US6583027B2 (en) | 2000-12-26 | 2003-06-24 | Nec Electronics Corporation | Manufacturing method of semiconductor device and designing method of semiconductor device |
| JP2002203905A (ja) * | 2000-12-28 | 2002-07-19 | Mitsubishi Electric Corp | レイアウト設計装置、レイアウト設計方法および半導体装置 |
| WO2002058133A2 (en) * | 2001-01-17 | 2002-07-25 | Motorola, Inc., A Corporation Of The State Of Delaware | Semiconductor tiling structure and method of formation |
| WO2002058133A3 (en) * | 2001-01-17 | 2002-11-28 | Motorola Inc | Semiconductor tiling structure and method of formation |
| US6614062B2 (en) | 2001-01-17 | 2003-09-02 | Motorola, Inc. | Semiconductor tiling structure and method of formation |
| US7682880B2 (en) | 2003-01-14 | 2010-03-23 | Nec Electronics Corporation | Method and device for producing layout patterns of a semiconductor device having an even wafer surface |
| JP2006108541A (ja) * | 2004-10-08 | 2006-04-20 | Ricoh Co Ltd | 半導体集積回路装置 |
| CN106898657A (zh) * | 2015-12-21 | 2017-06-27 | 联华电子股份有限公司 | 半导体元件 |
| CN106898657B (zh) * | 2015-12-21 | 2022-02-01 | 联华电子股份有限公司 | 半导体元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6291870B1 (en) | 2001-09-18 |
| JP4786006B2 (ja) | 2011-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8569145B2 (en) | Semiconductor device and method of producing the same | |
| US6486558B2 (en) | Semiconductor device having a dummy pattern | |
| JP2002261244A (ja) | 半導体装置及びその製造方法 | |
| JP2000349143A (ja) | 半導体装置 | |
| US20020014697A1 (en) | Semiconductor device and method for fabricating the same | |
| JP4756746B2 (ja) | 半導体装置およびその製造方法 | |
| KR100901054B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
| JP2009117681A (ja) | 半導体装置の製造方法および固体撮像装置の製造方法 | |
| JP4290983B2 (ja) | 半導体タイリング構造体及びその製造方法 | |
| TWI765439B (zh) | 導電互連件及用於形成導電互連件之方法 | |
| CN112670296B (zh) | 三维存储器结构及其制备方法 | |
| US6642598B2 (en) | Semiconductor device | |
| US9171898B2 (en) | Method for manufacturing semiconductor layout pattern, method for manufacturing semiconductor device, and semiconductor device | |
| JP2006165040A (ja) | 半導体装置及び半導体装置のパターン設計方法 | |
| JP2010232669A (ja) | 半導体装置及び半導体製造方法 | |
| JP4786697B2 (ja) | 半導体装置 | |
| JP2003188174A (ja) | 半導体装置及びその製造方法 | |
| US8278761B2 (en) | Circuit layout structure | |
| KR20080029281A (ko) | 채널의 폭이 증가된 액티브 영역을 포함하는 반도체 소자의레이 아웃, 포토마스크 및 그것을 포함하는 반도체 소자 | |
| US20120220115A1 (en) | Method for fabricating semiconductor device | |
| CN102074548A (zh) | 一种电路布局结构 | |
| KR20060122132A (ko) | 반도체 소자 | |
| JP2003031691A (ja) | 半導体装置およびその製造方法 | |
| KR20100097989A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2008053458A (ja) | 半導体装置の設計方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110610 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110705 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110713 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |